高速高精度模数转换器的数字后台校准算法

研究了模数转换器(ADC)的数字后台校准技术,提出了一种针对2.5 b/级高速高精度流水线ADC的数字后台校准算法.在2.5b/级电容翻转式余量增益电路(MDAC)中注入与输入信号相关的抖动信号,提取MDAC中由于电容失配和放大器增益有限性造成的非线性误差,并在最终的数字输出端对这些误差进行校准.文中提出的数字后台校准算法具有电路实现简单、不中断ADC正常工作、适合高速高精度流水线ADC等优点,能有效地降低电容失配和放大器有限增益等非理想因素对流水线ADC精度的影响.仿真结果表明,经校准后的ADC信号噪声失真比可从63.3dB提高到78.7dB,无杂散动态范围由63.9 dB提高到91.8 dB.     

双通道可重构14 bit 125 MS/s流水线ADC

提出了一种双通道可重构14 bit 125 MS/s流水线模数转换器(ADC).该双通道14 bit ADC可工作在并行双通道14 bit 125 MS/s、时间交织14 bit 250 MS/s以及求和15 bit 125 MS/s三种模式.为抑制通道间失配误差的影响,提出一种数模混合前台校准技术.为减少ADC输出端口数目,数据输出由高速串行数据发送器驱动,并且其工作模式有1.75,2,3.5 Gbit/s三种.该ADC电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,测试结果表明,对于相同的10.1 MHz的输入信号,该ADC电路在14 bit 125 MS/s模式下的SNR和SFDR分别为72.5 dBFS和83.1dB,在14 bit 250 MS/s模式下的SNR和SFDR分别为71.3 dBFS和77.6 dB,在15 bit 125 MS/s模式下的SNR和SFDR分别为75.3 dBFS和87.4 dB.芯片总体功耗为461 mW,单通道ADC内核功耗为210 mW,面积为1.3×4 mm~2.     

10位20 Msample/s CMOS流水线A/D转换器的设计

自行设计的流水线结构ＣＭＯＳ模数转换器（Ａ／Ｄ）芯片,主要由９级流水线结构和数字校正电路组成．该设计方案采用了带源跟随器的叠式共源共栅放大器,保证了开关电容电路处理模拟信号的精度和速度;１．５位／级的转换方案减小了级间增益,使各级流水线达到较大的级间带宽;数字校正技术中借鉴了算法型Ａ／Ｄ转换器的一些经验,用一个相对简单的数字校正电路完成了预定的功能．     

一种低电压无采样保持运放14 bit,100 MS/s流水线型模数转换器的65 nm CMOS工艺实现

设计了一款低电压实现的14bit,100MS/s流水线型模数转换器(Pipelined ADC),该ADC前端采用无采样保持运放结构来降低功耗和减小噪声,减少了第一级采样网络孔径误差和非线性电荷注入的影响.通过选取合适的输入采样电容容值解决了kT/C噪声和电容不匹配的问题,并设计了符合系统要求的低电压高速高增益运放.该模数转换器同时也包含了带隙基准、分布时钟产生电路、参考电压和共模电压缓冲器等电路模块.芯片采用TSMC 65nm GP 1P9M CMOS工艺实现,面积为3.2 mm2(包含PAD).测试结果表明,当采样率为20MS/s,输入信号频率为1.869MHz时,信噪比(SNR)为66.40dB,信噪失真比(SNDR)为65.21dB,无杂散动态范围(SFDR)为73.44dB,有效位数(ENOB)为10.54bit.电源电压为1.2 V,整个模数转换器的总功耗为260mW.     

一种基于分段电容的低功耗SARADC设计

针对当前物联网技术对功耗的严格要求,设计了一种基于分段电容的低功耗SAR ADC电路.电路通过使用分离电容阵列来降低整个CDAC所需要的单位电容数和ADC的功耗.同时采用了分离电容校正技术来降低整体CDAC的非线性和失调校正技术来降低比较器电路的失调.在0.18,mm CMOS工艺下完成了一款10-bit 10-Msample/s的电路原型设计及相应的版图设计和验证工作,带有PAD的芯片整体面积为1,2mm.芯片后仿真结果表明:该转换器在校正情况下,4.89,MHz输入信号频率下信号噪声谐波比(SFDR)为61.43,dB,比不校正提高了54%,;有效位数达到9.90,bit,比不校正提高了3.7,bit;在1.8,V电源电压下功耗仅为255.61,mW.     

一种数字域自校正流水线模数转换器改进结构

研究了对流水线模数转换器级间增益误差进行补偿的数字域自校正算法，提出了一种适用于数字域自校正的改进的流水线结构。该结构通过对参考电压的调整，避免了以往自校正结构中产生丢失码字、降低输入范围的现象。结果表明，校正后系统的线性度有了大幅度的提升。     

一种新型X波段5bit本振移相器设计

设计了一种应用于X波段本振移相的新型矢量合成移相器,该新型矢量合成移相器主要由4个3bit的子移相器组成,可以实现5bit的移相精度.该移相器降低了对可变增益放大器(Variable Gain Amplifier,VGA)的精度要求.可变增益放大器的可变增益通过一组开关控制增益单元来实现,从而避免了传统正交矢量合成移相器中VGA偏置电流改变造成的线性度波动和漏源波动问题,故应用于本振移相时可以实现较小的移相增益误差和相位误差.为了验证该移相器的本振移相性能,设计了一个混频器作为测试电路.本设计采用0.13μm CMOS工艺实现,电源电压为1.2V.测试结果表明,在9~12GHz内,混频器在本振移相器驱动下的平均转换增益为-0.5~7dB,移相器的移相精度为5bit,均方根增益误差最大值为0.8dB,均方根相位误差最大值为4°.直流功耗为40mW.     

一种高精度低功耗流水线ADC开关电容电路

提出一种新的电容失配校正方案及功耗驱动的OTA设计思路,通过对虚地电容的修正,将电容失配因子在取样保持系统中去除,达到提高电容匹配程度,降低OTA增益误差的要求,使开关电容部分的瞬态功耗下降.本文采用TSMC 0.18μm工艺设计了一个8位,取样速率为200MHz的流水线结构模数转换器作为验证电路,仿真结果说明此优化结构符合高精度和低功耗要求,可应用到流水线等高速模数转换电路中作为信号前端处理模块使用.     

一种基于伪随机动态补偿的12位250 MS/s流水线ADC

提出了一种基于伪随机补偿技术的流水线模数转换器(ADC)子级电路.该子级电路能够对比较器失调和电容失配误差进行实时动态补偿.误差补偿采用伪随机序列控制比较器阵列中参考比较电压的方式实现.比较器的高低位被随机分配,以消除各比较器固有失调对量化精度的影响,同时子ADC输出的温度计码具有伪随机特性,可进一步消除MDAC电容失配误差对余量输出的影响.基于该子级电路设计了一种12位250 MS/s流水线ADC,电路采用0.18μm 1P5M1.8 V CMOS工艺实现,面积为2.5 mm2.测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,积分非线性误差(INL)为-0.4~+0.65 LSB,微分非线性误差(DNL)为-0.2~+0.15 LSB,功耗为320 mW.     

基于Simulink的ADC系统误差行为级模型

为了更好的研究ADC系统各个性能指标之间的关系及优化电路级设计,本文提出了一种在MATLAB下Simulink仿真环境中ADC的行为级模型。针对ADC中输入和输出之间的延迟、增益误差、幅值受限、谐波失真及噪声等系统误差进行了MATLAB数学建模,并对一个采样速度为1G赫兹,分辨率为6位的并行比较式ADC进行了仿真,以失调电压指标为例阐述了仿真结果对电路级设计中系统指标分配的指导方法。     

一种具有可分级转码能力的无线视频鲁棒传输方法

结合空时正交频分复用(OFDM)和转换编码技术,提出一种无线衰落信道下具有可分级转码能力的鲁棒视频传输方法.该方法可将高质量的MPEG-2压缩视频转换为低码率、低分辨率H.264可分级码流,以满足网络带宽和终端设备显示的要求.同时,考虑分级码流的重要性,转码输出的可分级码流经过分层空时编码的OFDM系统实现不对等保护传输.实验结果表明:在典型的随机突发错误的无线环境下,本文可分级转码能力的视频传输系统性能优于非分级转码的视频传输系统.     

一种带保护电路的低功耗LDO

为了保护芯片不受电源电压起伏的影响,设计了一种应用于移动多媒体广播(CMMB)的带保护电路的低功耗低压降线性调节器(LDO);为了保证LDO的反馈环路在所有负载电流下均稳定,采用低增益、低输出阻抗的buffer来驱动输出管,使环路的相位裕度都高于40°;为了避免输出管在过流和过热时损坏,设计了过流保护电路和过热保护电路:过流保护电路将过载的电流限制在150 mA;过热保护电路包含滞回功能,在温度高于145℃时,过热保护电路将LDO关断,当温度低于125℃时,LDO重新打开。LDO的输入电压范围为1.5～3.3 V,输出电压为1.2 V。LDO采用0.35μm CMOS工艺设计,共消耗30μA的静态电流,最大负载电流为80 mA。芯片面积为380.2μm×198μm。     

军用相变型光学头伺服方法的研究

对军用相变型光学头中所采用的聚焦和轨道伺服方法（即临界角法聚焦伺服和推挽法轨道伺服）进行了理论分析，建立了伺服信号的数学模型，并对伺服范围进行了讨论。根据军用要求，提出了改善伺服信号质量、拓宽伺服范围的方法。     

一种用于高速A/D转换器的全差分、低功耗CMOS运算跨导放大器(OTA)

介绍一种全差分、低功耗CMOS运算跨导放大器（OTA）。这种放大器用于10位分辨率、30MHz采样频率的流水线式A／D转换器的采样－保持和级间减法－增益电路中。该放大器由一个折叠－级联OTA和一个共源输出增益级构成,并采用了改进的密勒补偿,以期达到最大的带宽和足够的相位裕度。经过精心设计,该放大器在0．35μmCOMS工艺中带宽为590MHz,开环增益为90dB,功耗为15mW,满足高速A／D转换器要求的所有性能指标。     

DF中继点结合CRC校验的差分酉空时调制方法

针对航空通信中基于差分酉空时调制的解码转发方案的译码错误问题,提出在中继点采用循环冗余编码(CRC)提高系统可靠性的方法.该方法在源节点和目的节点均配置多根天线,接收端使用最大化合并的方案以抵抗多径干扰,利用CRC提高误码性能,保证通信质量.仿真结果表明,在低速率数据传输的快衰落信道中,该方法有明显的编码增益.在BER为10-5处,有循环冗余编码的差分酉空时调制比无循环冗余编码的差分酉空时调制增加约4dB的编码增益.     

A Novel Testability-Oriented Data Path Scheduling Scheme in High-Level Synthesis

Scheduling is an important step in high-level synthesis and can greatly influence the testability of the synthesized circuits. This paper presents an efficient testability-improved data path scheduling scheme based on mobility scheduling, in which the scheduling begins from the operation with least mobility. In our data path scheduling scheme, the lifetimes of the I/O variables are made as short as possible to enlarge the possibility of the intermediate variables being allocated to the I/O registers. In this way, the controllability/observability of the intermediate variables can be improved. Combined with a weighted graph-based register allocation method, this scheme can obtain better testability. Experimental results on some benchmarks and example circuits show that the proposed scheme can get higher fault coverage compared with other scheduling schemes at little area overhead and even less time delay.     

Attribute-Based Encryption for Circuits on Lattices

In the previous construction of attributed-based encryption for circuits on lattices, the secret key size was exponential to the number of AND gates of the circuit. Therefore, it was suitable for the shallow circuits whose depth is bounded. For decreasing the key size of previous scheme, combining the techniques of Two-to-One Recoding （TOR）, and sampling on lattices, we propose a new Key-Policy Attribute-Based Encryption （KP-ABE） scheme for circuits of any arbitrary polynomial on lattices, and prove that the scheme is secure against chosen plaintext attack in the selective model under the Learning With Errors （LWE） assumptions. In our scheme, the key size is proportional to the number of gates or wires in the circuits.     

一种新型低kickback噪声的闩锁型比较器

提出了一种新的闩锁型比较器结构。由于它的低kickback噪声特性,此比较器特别适合应用于差分模拟－数字转换器(ADCs)。电路采用标准 0.35μm 的工艺进行模拟,结果显示此比较器在 3.3V 电源下采样频率为 400Ms/s,并且kickback噪声比传统结构减少了88%。     

一种用于脉冲超宽带接收机的0.18-μm CMOS工艺的高增益检波器

设计了一个用于非相干脉冲超宽带接收机的0.18-μm CMOS工艺的能量检波器.该检波器包含了输入匹配模块、平方电路、翻转电压跟随器-电流检测电路、跨导级以及输出缓冲器.平方电路运用饱和区晶体管的平方律特性对输入差分信号进行平方,所得到的输出电流由翻转电压跟随器-电流检测电路转换成电压.跨导级对该信号进行放大并积分得到所接受的能量.测试结果可以看出,当输入信号的峰峰值超过60mV时,在高达300 MHz的频率下检波增益可以达到10 dB.而最小检测幅度为13 mV,此时的检波增益为5 dB.在移除输出缓冲器之后,输出脉冲的幅度将增加一倍.不计及测试焊盘,芯片面积为0.23 mm×0.3 mm.电路由一个1.8 V的电源供电,核心电路电流为3.5 mA.该检波器已成功应用于开关键控方式的接收机以实现高速宽带通信.     

有源补偿器电网谐波与无功电流的检测方法

提出了一种应用采样保持器检测电网谐波与无功电流的新方法,分析了检测与分离有功电流的基本原理,设计了检测电路。实验结果表明,这种检测方法是可行的,而且电路非常简单,可用于实时检测有源电力补偿器的谐波与无功电流。