面向云计算的众核处理器三维存储体系结构研究

众核芯片系统存在吞吐量低、加速比不能与其片内处理核数的增长成线性比例等问题,无法发挥出相应的计算能力,目前的众核微体系结构并不匹配MapReduce运行时. 针对上述问题,为实现高性能众核芯片系统巨大计算和处理能力目标,文中分析了众核MapReduce的执行模型,基于DOT模型构建了众核存储体系,对其中的片上网络、通信模式、访存流程及基于此的MapReduce存储模式进行了设计. 实验数据表明,和Tile结构相比,基于该三维存储体系的众核系统的吞吐量能提高1.2倍,加速比和片内处理核数接近线性关系.      

层次化片上多核处理器性能研究

层次化片上多核处理器紧耦合多个处理核构成"簇节点",对访存和片上通信的局部性有良好支撑,能有效地缓解片上多核间数据通信带来的通信开销。文章通过构建精细的层次化片上多核处理器仿真器,利用随机任务模型研究"簇节点"大小对系统性能的影响。仿真发现,一定系统规模下,要获得良好的系统性能,层次化片上多核处理器需要在"簇节点"数目与"簇节点"的大小(节点内处理核的数目)之间仔细权衡。     

片多处理器和对称多核处理器的研究进展

片内多处理器(Chip Multi-Processor,CMP)思想和首个多核结构原型自1996年由斯坦福大学首次提出以来,直到2001年IBM才发布了真正的双核RISC处理器Power4,成为首款采用多核设计的服务器处理器.但是多核处理器进入主流桌面应用,还是从Intel和AMD正式引入多核架构开始的.本文针对片多处理器(Chip Multi-Processor,CMP)和对称多核处理器(Symmetric Multi-Processor,SMP)的研究进展进行综述和分析.首先,概括介绍了国内外片多处理器和对称多核处理器研究的最新进展,并分析了已存在的问题;其次,对片内多处理器和对称多核处理器的研究热点和趋势进行了分析,并指出该领域未来可能的研究方向;最后,对对称多核处理器的主要典型产品以及最新的Sandy Bridge架构做了详细介绍.     

集成电路设计产业产品创新趋势研究——国际片上系统（SOC）IP核发展现状及对策分析

基于国际集成电路设计产业的分析，系统阐述了国际SOCIP核的发展状况，指出SOC设计将是集成电路设计企业技术创新的发展方向。提出了一些国际SOCIP核发展的对策，包括口核标准化、SOC技术平台开发及加强与Foundry的合作。     

一种面向能耗的可重构片上统一存储架构

研究了一种新型的针对指令的可重构片上统一存储器架构,能通过配置信息动态地实现Cache和SPM的相互转换,并设计了一套基于Cache相变行为图的动态配置管理算法.为了满足程序执行不同阶段对片上存储资源的需求,对程序的执行特征进行研究并采用了一种基于程序跳转块的程序阶段动态监测与预测技术.通过对程序阶段的预测实现配置信息...     

一种面向三维微处理器的新型片上网络拓扑

利用三维集成电路中硅通孔具有延迟短、功耗低的特性,针对10层以上硅片堆叠的三维片上网络,设计了一种新的拓扑结构3DE Mesh,并通过实验数据的分析,验证了3DE Mesh的性能和可扩展性.结果表明,3DE Mesh的性能和可扩展性均满足10层以上硅片堆叠的三维集成电路的要求.     

片上多核处理器的结构级功耗建模与优化技术研究

功耗是导致片上多核处理器出现故障的重要诱因,也是片上多核处理器设计的重要制约因素．如何降低多核处理器的功耗并提高处理器能量效率,具有很大的研究意义与探索空间．文中主要从体系结构设计者的角度,并结合电路实现,研究并总结纳米级工艺下片上多核处理器的功耗建模与评估方法,及其不同构件的低功耗优化技术．通过提出创新高效的多核处理器结构级功耗评估方法及其模拟平台,提高多核结构功耗模拟的准确性与灵活性,并以此为依托,开展处理器核、片上网络、片上存储及其一致性协议的各方面优化,寻求提高多核处理器功耗有效性的微体系结构,为国产多核处理器的低功耗设计提供一定借鉴与参考．     

有效利用片上分块存储器

为了提高嵌入式多媒体应用的实时性能,提出了一种最大化数据并行访问以便充分发挥CPU处理能力的片上存储器分配方法。CPU指令的并行数据访问以及CPU与直接存储器存取(DM A)的并行访问都可能导致冲突,片外存储器的慢速存取也会导致CPU流水线停止。根据CPU处理数据的需要分配片上存储器,采用DM A动态地将数据转移到片上,减小存取慢速片外存储器带来的延时;充分利用CPU多条数据总线并行访问多个存储器块的能力和双端口存储器(DARAM)一个周期两次访问的能力,减小存储器带宽的限制。实验结果表明:合理分配存储器,程序执行时间最多减少了48%。存储器分配该方法简单,易于实现。     

片上电感的研究

片上电感是射频集成电路中必不可少的元件。通过讨论了影响电感品质因数恶化的因素，如趋肤效应、邻近效应和涡流损耗等，对片上电感的单П和双П集总参数模型进行了分析比较，分析了多种优化方案，并提出了提高片上电感Q值的研究方向。     

一种面向多核处理器的2 GHz片上网络通信单元

提出了一种面向多核微处理器的2 GHz片上网络通信单元设计方案,通信单元能够在45 nm工艺下达到2 GHz的工作频率,流水线级数为2,最多支持8个双向通信接口,每个端口单向峰值带宽32 GBps.构建了一种16核处理器片上网络测试环境,测试结果表明：使用提出的通信单元构建的片上网络能够满足16核处理器存储系统对网络带宽的要求,在对访存优化的情况下,聚合带宽能够随着处理器核心与线程的增加而线性增加.另外,通信单元还具有可重用的特性,能够通过优化与扩展进一步应用于众核处理器片上网络.研究成果已成功应用于某国产16核高性能微处理器,片上网络实测频率达到2 GHz.     

多核处理器核间互连的新型互连网络

提出了一种用于片上核间互连的新型互连网络--基三分层互连网络. 该网络具有明显的层次性和对称性以及良好的扩展性. 与2-D Mesh相比,在网络规模不大时,基三分层互连网络更适用于构建片上核间的通信网络. 仿真结果表明,该网络具有较低的平均通信延迟和较高的平均吞吐率.     

动态可重构众核处理器仿真平台设计

针对众核处理器,提出了一种基于计算资源划分机制的动态可重构技术.该技术以虚拟计算群为核心,设计了基于硬件支持的动态可重构子网划分和动态可重构的Cache一致性协议以及动态在线的计算资源调度算法,并对系统级多核仿真平台Gem 5进行了扩展.同时,采用实际测试结果验证了众核处理器中动态可重构技术的有效性.结果表明,动态可重构技术可以提高众核处理器的资源利用率,实现动态可重构的Cache一致性协议以及单一矩形物理子网覆盖的子网划分机制.     

扩展二维网格片上互连性能分析

为了解决Mesh网格在某些情况下不能满足片上网络互连需要的问题,将Mesh网格扩展到三角形和六边形网格,在分析不同结构静态特性并揭示不同结构的内在联系的基础上,基于全局均匀随机通信模型,通过改变网络规模和变换通信强度,分析了不同结构网络的动态特性,最后用链接数表示通信成本,使用该文提出的网络单位成本延迟负载能力这一技术指标,对不同互连结构的综合性能进行了对比,并指出了它们分别适用的场合。实验结果表明,在大规模超大规模片上多处理器中直接单独使用任何形式的二维网格互连均不能取得很好的性能。     

片上电感的研究

片上电感是射频集成电路中必不可少的元件。通过讨论了影响电感品质因数恶化的因素,如趋肤效应、邻 近效应和涡流损耗等］对片上电感的单∏和双∏集总参数模型进行了分析比较,分析了多种优化方案,并提出了 提高片上电感Q 值的研究方向。     

基于三维Mesh片上网络的双链路互连架构

片上网络(network on chip,NoC)作为一种全新的片上互连通信架构,面积受限,却具有丰富的线资源。而且,三维片上网络的层间互连线很短,同时提供了在第三维度上的互连扩展性。根据这些特性,该文提出了一种基于三维Mesh片上网络的双链路互连架构。在垂直方向上,该架构采用双链路互连,使其通信带宽加倍;而且,跨层连接的垂直链路降低了消息传输的路由跳数。这些都带来网络平均延时的降低和最大吞吐量的提高,却仅仅增加一些控制逻辑电路。仿真结果验证了理论分析。与传统的单链路架构相比,该架构以较小的面积开销换取了较大的性能提高。     

异构多核处理器多发射动态调度技术研究

随着多核处理器片上集成核数的不断增多,并行任务的调度能力越来越成为制约性能提升的关键因素。文章设计一种面向异构多核计算系统的动态任务调度控制器,主要实现动态监控处理单元的负载情况、动态任务唤醒、乱序任务发射、任务写回安全管理等功能;研究一种降低计算任务结果数据回写双倍数据速率(double data rate, DDR)外存储器次数的方法,大幅节省了访存开销,进一步提升了计算性能。仿真及性能测试显示,在典型应用场景下,与已有的无动态调度功能的任务发射控制器相比,实现了显示并行化编程向任务并行的自动化控制过渡,编程友好度显著提高,在不同类型的测试案例中,分别提升了11.3%～37.9%的计算性能。     

面向众核处理器的独立调试系统设计方法

基于片上网络(Network-on-Chip,NoC)技术的众核处理器正成为当前高性能处理器的设计焦点.传统的调试系统结构不能很好地应用于众核处理器体系结构,众核处理器中踪迹数据传输、调试事件传播、时间戳同步等方面均面临重大挑战.为解决上述问题,提出一种具有高带宽、低资源消耗的独立调试系统设计方法.该方法通过减少长互连线,提高了调试通道工作频率,以较少的互连线即可实现高带宽传输通道;同时调试组件采用分布式的对称结构,具有良好的可扩展性.在踪迹数据传输结构中,提出了一种带宽平衡的非侵入式踪迹数据导出方法,该方法通过软硬协同方式来配置踪迹通道仲裁的权重值,降低硬件复杂度.在调试事件的传播上,构建了与片上网络拓扑一致的事件传播网络,该网络在易于物理实现的同时具有事件传播延迟低的特点.在时间戳的同步方法上,提出了一种通过软硬件协同的时间同步方式,以很小的硬件代价实现了较精确的时间戳同步.     

处理器片上缓存内及时局部性环境分析

为提高处理器内核访存效率、命中率和缩短访存延迟,将具有时间和空间关联关系的数据汇集在处理器片上缓存内,数据便具有了有利于处理器内核访存的及时局部性.本文分析了营造及时局部性环境的合理性和及时局部环境因数据迁移而产生的变化规律,为进一步改造片上缓存结构和片上数据迁移提供新的启示.     

带有片上天线的非接触式IC卡设计

介绍了一种基于ISO／IEC14443协议的带有片上天线的近耦合非接触式IC卡的芯片设计,它将天线集成到芯片中并用状态机代替MCU作为芯片的控制器,采用0．35pm工艺模型,用HSPICE对天线、模拟电路进行了仿真,采用Verilog语言和Synopsys综合工具对数字电路进行了VLSI设计,芯片仿真结果表明功能及各项性能达到了原定指标。     

基于KNL众核处理器平台的并行矩量法性能优化

基于Intel第二代Xeon Phi代号为Knights Landing(KNL)众核处理器平台,利用MPI+OpenMP混合编程策略对并行矩量法(Method of Moments, MoM)进行了优化.利用OpenMP编程技术和KNL的计算资源,提高了CPU(Center Processing Unit)使用率;线程的引入,大幅度减少了矩阵填充过程中进程间的冗余积分;为发挥KNL的512位矢量宽度优势,通过向量化优化进一步提高了循环结构的执行效率;对计算密集型、CPU利用率高的矩阵求解过程,通过引入的OpenMP编程策略,减少了MPI(Message Passing Interface)通信时间,加速了求解.数值结果表明,通过在KNL众核处理器平台上的优化,可以极大地提升矩量法计算复杂电磁问题的效率.