基于二维数据DRAM访问的缓冲管理器设计

根据DVD数据处理速度的要求和纠错数据块的特征,提出一种基于数据重排的数据访问管理方式,实现高速高效DRAM访问的数据缓冲管理器设计,达到比较高的RS PC行和列译码速度,以实现全程流水线处理的RS PC译码器设计.本设计采用MT4 8LC8M 16A2 ,可以达到二维数据访问方式,其DRAM带宽80Mbyte×16bit/s ,满足RS PC译码4 0Mbyte/s码字处理的缓冲要求,该设计为其他二维结构数据的DRAM访问提供一种可供参考的设计方法,具有很好的实用性.     

互联网数据可靠传输中前向纠错技术

前向纠错（Forward Error Correction)技术在互联网应用是近几年发展起来的一个新的研究课题，如何采用前向纠错技术保证大容量数据在互联网中实时可靠传输是目前的研究热点。以互联网中多址传输（Multicast)为例，介绍了纠删码在互联网中的应用前景，对目前采用的RS纠删码和Tornado码的编码方案进行了分析，比较两种方案在互联网应用中的优缺点，并提出了该技术今后研究的重点和方向。     

模式可配置的NAND Flash纠错系统设计与实现

针对NAND flash存储器设计一种模式可配置的纠错系统的电路结构,该结构可以预防错误位数大于设计纠错位数的情况发生.提出一种高速并行BCH编译码的电路设计方法,并导出一种无需有限域求逆运算的BM迭代算法的硬件实现方法.通过复用编码算法电路与译码算法电路,同时结合流水线技术与乒乓操作技术,实现以较小的硬件资源开销提高纠错系统性能.该纠错系统电路在EP4CE15E22C8系列FPGA芯片上实现,并进行测试分析.测试结果表明:在相同的系统工作频率下,该纠错系统电路的数据吞吐率是传统串行纠错电路的8倍,而硬件资源开销只增加l倍;与传统的NAND flash纠错电路相比,该纠错电路结构相对独立,可移植性强,可满足多种应用场合的需要.     

新型串行融合Reed-Solomon码译码器设计

针对流水线结构融合里德-所罗门(Reed-Solomon,RS)码译码器时序中存在大量空闲等待时间的问题,提出了一种新型串行融合RS码译码器架构。为消除流水线阶段中的空闲等待时间,将译码器时序调整为串行结构;通过译码子模块电路复用设计了一种分时实现不同模块功能、可同时适用于随机错误译码与单段突发错误译码的mSPCF模块;提出基于mSPCF模块的串行融合RS码译码器架构,并对译码器进行了延时分析,在SMIC 0.13μm CMOS工艺库下对译码器进行了电路逻辑综合。仿真结果表明:与流水线结构融合译码器相比,所提译码器可减少约9.4%的硬件资源消耗,在信噪比6.2～7.4dB范围内发生译码随机错误和单段突发错误时,平均译码延时可分别降低约73.45%和45.65%,吞吐率分别提升约236.76%和64.49%,证明该译码器具有更优异的性能。     

基于ME算法的RS译码器的原理和FPGA实现

RS（Reed—Solomon）码是具有很强纠错能力的线性分组码,广泛应用于各种通信和存储系统中。文中设计的译码器采用修正的欧几里德算法（MEA）,并在实现中采用公共项提取算法有效地优化了乘法器,以迭代、复用等方法降低了RS码译码硬件实现的复杂度。并用Verilog-HDL语言实现了RS（255,239）码的译码器各个模块的功能。     

一种单片机控制的差错编译码系统

本文提出了一种运用单片机实现纠多位随机错码的编译码系统。该系统可作为编码器或译码器使用，并可根据用户对传输效率与可靠性的不同要求，选择分组码长ｎ＝１５以下，纠错位数ｔ＝３以下的不同组合。它适用于数字遥控、数据采集及数据通信等方面的数据传输。本文在讨论系统所选码型的基础上，着重分析了系统的编码和译码算法，给出了系统的软件框图和硬件电路原理图。     

大气激光通信系统中基于RiBM算法的RS译码器的设计与实现

根据某大气激光通信系统的需求,提出了一种基于RiBM算法的RS(31,19)译码器,最终完成该译码器的设计与实现;译码器采用流水线结构,关键方程求解采用RiBM算法,译码速率能达到155Mb/s;测试结果表明译码系统性能优良,能满足系统译码的要求。     

循环纠错码的VHDL语言实现

探讨了循环纠错码编译码器的VHDL语言的FPGA实现.用语言描述实现的循环纠错编和译码器比用硬件电路实现后再下载到可编程电路的方法有更强的适应性.对于(n,k)循环纠错码,只要确定了n和k的值就可以按此方法实现设计.     

基于FPGA的RS编译码器的实现

本文介绍了RS(112,128)编译码器的设计与实现,针对有限域乘法的代数运算规则,用FPGA设计了一种有限域乘法器结构,降低了编译码电路的复杂度,在传统译码器基础上,设计了一种新的BM迭代运算电路,并用Verilog语言实现了编译码器的各个模块功能,在现场可编程门阵列(FPGA)芯片上实现和验证了该设计结构。     

基于FPGA自适应高速RS编译码器的IP核设计

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器<该编译码器采用Euclid 算法实现译码,编译码过程采用流水线结构提高速率。整个设计使用VHDL语言描述，并在Xilinx公司 的Virtex系列上实现验证。     

关于RS码的列举译码方法中纠错数目的研究

分析讨论了RS码的Sudan列举译码方法和Gurusami-Sudan扩展列举译码方法中可纠错数目的取值范围;通过计算研究了对于在给定的RS码如何选取参数s和l,使得应用扩展列举译码方法对RS码能纠正更多的错,并确定了可最多纠错的数目。     

纠错纠删RS解码器的高速VLSI结构设计

在传统RS(Reed-Solomon)解码器设计的基础上，增加一些功能模块，使它能够同时纠正错误和删除．在设计过程中，采用比较规整的电路结构，实现了模块复用，同时降低了设计的复杂度；采用串行结构的多项式扩展模块，节省了电路面积，获得了运算的高速实现．该设计应用于DVD伺服控制芯片中，达到了预期的性能要求．     

基于FPGA的RS编码器的设计与实现

Reed-Solomon(RS)码是一种重要的纠错码,它对随机性和突发性错误有极强的纠错能力,广泛应用于数字视频广播(DVB)系统和其它数字通信领域.本文介绍了用现场可编程门阵列(FPGA)实现DVB系统中的RS编码器的原理和工作过程,并给出了实现电路及其仿真的输出波形.     

H.263视频信号纠错编译码的设计与实现

首先介绍了Ｈ．２６３建议中视频信号纠错编码的应用,然后着重介绍了ＢＣＨ（５１１,４９３）纠错编译码的设计及其实现。     

短波信道纠错编、译码器的软件模拟

随着计算机技术的飞速发展，纠错码技术已广泛用于数字通信系统。讨论了在ＨＦ信道上的纠错编、译码的计算机模拟。     

一种用于IP包差错控制的RS译码器及其FPGA实现

为了减少RS译码器所占用的现场可编程门阵列(FPGA)资源,研究了RS码的译码算法．提出了使用Actel公司的ProASIC——^PLUS系列芯片实现IP包差错控制系统中RS码的译码方案,采用码型RS(100,81)进行纠错,同时结合大运算量环节,描述了利用改进的BM算法实现译码功能的具体方案,该方案相对于传统的方案更能节约资源．实验表明,该译码器完成了IP包差错控制的要求,译码器输入码流速率可达30Mbit／s,最后介绍了ProASIC——^PLUS系列芯片的基本结构特点及用FPGA实现的关键技术。     

H.261视频信号纠错编译码的探讨

在通信领域，纪错技术有着广泛的应用，它能有效地改善通信系统的传输性能。作者在本文中主要是对应用于Ｈ．２６１建议视频信号纠错ＢＣＨ（５１１．４９３）码的编译码进行理论上的探讨，从而指导硬件电路的设计实现。     

时域Reed-Solomon译码器及其在FPGA上的实现

基于Blahut提出的RS(Reed Solomon)码时域译码算法 ,提出了一种时域RS译码器 ,详细讨论了FPGA(现场可编程门阵列 )实现该译码器的过程 ,并以六进制RS( 63 ,4 7)码为例对用FPGA实现的RS译码器性能进行了分析 ,该译码器输入码流速率可达 6Mbit s,占用的FPGA (SpartanⅡ系列 )的资源不到相应频域译码器的一半。