时序逻辑电路的次态卡诺图综合设计法

时序逻辑电路的次态卡诺图综合设计法，是将有关信号的下降沿或上升沿用箭头在次态卡诺图中标示出来，并根据简要填出各约束的次态取值，从而将时钟信号的选取和自启动的检验合并在次态卡诺图中进行的１种新的设计方法。     

异步时序逻辑电路设计的一种简明方法

提出了一种异步时序电路设计的新方法：时钟信号与次态卡诺图联立法．根据时钟信号填写次态卡诺图，当触发器满足时钟信号时其次态由状态转换图决定，否则其次态为约束项．据此可方便求出驱动方程并判断自启动．     

时序逻辑电路分析方法剖析

对触发器的翻转提出了“予令”和“动令”的概念，并在时序逻辑电路的分析中用符号“↑”或“↓”代表时钟信号的上升沿或下降沿，形象地描述了触发器状态与状态方程、时钟方程间的依存关系，提出了用次态卡图分析同步时序逻辑电路的分析方法。     

利用卡诺图寻找内时钟复盖区的规范方法──复杂时钟下异步时序罗辑电路分析

讨论了内时钟方程复杂情况下，如何利用卡诺图寻找时钟复盖区的规范方法。以便规范并简化异步时序逻辑电路分析中的难点问题。     

符号卡诺图法在异步时序电路设计中的应用

本文提出一种异步时序电路设计的符号卡诺图的新方法。符号卡诺图与一般卡诺图相比,不但能反映时序系统状态转换结果,同时还能反映状态转换过程。在异步时序电路设计中,它将时钟方程和状态方程的求解归在统一的符号卡诺图上进行。方法简便,严密。     

Moore型和Mealy型有限状态机的VHDL设计

从输出时序上看,Moore型状态机属于异步输出状态机,Mealy型状态机属于同步输出状态机。Moore型有限状态机的输出仅为当前状态的函数,这类状态机在输入发生变化后再等待时钟的到来,时钟使状态发生变化时才导致输出的变化;Mealy型有限状态机的输出是当前状态和所有输入信号的函数,它的输出在输入变化后立即发生。从状态机的工作时序图上当然很容易区分出是哪一种状态机,但是对于初学者并不能很容易从VHDL代码上判断,本文的目的就是从VHDL代码和工作时序对这两类状态机进行区分。只有清楚了这两类状态机在VHDL代码上的特点才能够设计出相应的状态机。     

时序逻辑电路的次态卡诺图分析法

讨论了同步时序逻辑电路的次态卡诺图分析法与异步时序逻辑电路的次态卡诺图的分析法,这两种方法分别是利用状态方程给出各触发器的次态卡诺图,并由次态卡诺图画出状态转换图以及利用状态方程和时钟方程绘出包含“动令”在内的各触发器的次态卡诺图,并由次态卡诺图画出状态转换图,该法是１种分析时序逻辑电路功能的新方法。     

笔记本电脑时钟系统分析与检修

笔记本电脑在数据传输过程中对时序有着严格的要求,时钟信号主要用于保持信号的同步,在进行正确的数据传输和正常运行过程中起着重要的作用。文章基于多年的工作经验积累,对笔记本电脑时钟系统进行了阐述并提出了时钟系统故障的检修方案。     

触发器的变换及其逻辑功能的扩展

讨论了由时钟触发器的变换产生新型触发器和时钟触发器逻辑功能扩展的方法．这些方法对于正确使用触发器和设计时序逻辑电路有重要应用参考价值．     

四元探测仿真系统中实时信号传输与采集

研究四元探测仿真信号源系统中基于PCI总线的实时信号传输与采集的硬件系统,该硬件系统采用PCI协议接口芯片S5933,系统时序生成采用复杂可编程逻辑器件（CPLD）,设计成PCI卡,可以实时地把模拟的源数据输出,并把相应的信号采集进计算机,对系统的基准时钟采集电路、跟踪信号与基准时钟相位采集电路、跟踪信号幅值采集电路和4咱仿真数据输出电路作了具体分析,给出了S5933的具体配置,该设计最终采集速度测试达到20MB/s,指标达到既定要求。     

基于HDMI视频信号接收的电荷泵PLL设计

介绍了一种实现HDMI中数字视频信号接收的方法,设计并实现了一种新的用于HDMI中像素数据和时钟信号恢复的电荷泵锁相环;通过V-I电路的改进降低了压控震荡器的增益,改善了控制电压的波动对压控震荡器频率的影响,从而减小时钟抖动;采用频率检测电路对输入时钟信号频率进行自动检测分段,可实现大的频率捕获范围,从而实现了对高达UXGA格式的数字视频信号接收;采用Hspice-RF工具对压控震荡器的抖动和相位噪声性能进行仿真,SMIC0.18μsCMOS混合信号工艺进行了流片验证,测试结果表明输入最大1.65Gbit/s像素数据信号条件下PLL输出的时钟信号抖动小于200ps.     

Incremental Placement-Based Clock Network Minimization Methodology

Power is the major challenge threatening the progress of very large scale integration （VLSI） technology development. In ultra-deep submicron VLSI designs, clock network size must be minimized to reduce power consumption, power supply noise, and the number of clock buffers which are vulnerable to process variations. Traditional design methodologies usually let the clock router independently undertake the clock network minimization. Since clock routing is based on register locations, register placement actually strongly influences the clock network size. This paper describes a clock network design methodology that optimizes register placement. For a given cell placement result, incremental modifications are performed based on the clock skew specifications by moving registers toward preferred locations that may reduce the clock network size. At the same time, the side-effects to logic cell placement, such as signal net wirelength and critical path delay, are controlled. Test results on benchmark circuits show that the methodology can considerably reduce clock network size with limited impact on signal net wirelength and critical path delay.     

叶端定时传感器脉冲信号高速采集系统的FPGA实现

在非接触式高速旋转叶片自动实时监测系统中,要求25μm的振动位移测量分辨率,为采集电路的设计增加了很大的难度。由于信号处理系统用固定频率脉冲填充法计数,实现定时时间的测量。因此采集系统的设计关键问题是:计数器频率达100MHz的24bit高速计数器的设计和利用D触发器使锁存脉冲与100MHz的计数时钟同步,从而解决由于计数脉冲与锁存脉冲不同步所造成的数据锁存失误问题。锁存器的数据由EPP接口采集到计算机中进行处理。实验证实了该系统性能良好,达到预定精度要求。     

基于DDS和PLL技术实现的L波段高码速率(16Mb/s)MSK调制源

本文介绍了一种实现MSK调制信号的方法。该方法结合了DDS和PLL技术的特点,采用二次混频方案,实现了码速率达16Mb/s的L波段(1030MHz和1090MHz)MSK调制信号源。文中对调制后的信号质量进行了测试,并通过测试结果对DDS系统时钟与FPGA系统时钟同步的重要性进行了说明。测试结果表明该信号源的EVM RMS值最大为6.7%(在1030MHz时测得),最小仅为2.3%(在1090MHz时测得),并且当DDS系统时钟与FPGA系统时钟同步时,其调制信号的信号质量要大大优于两者不同步时的信号质量。     

PCF8563在MT测深仪中的应用

为了解决MT测深仪在GPS配件损坏或GPS信号较差情况下不能工作或采集时间记录出现紊乱的问题,给出了利用GPS(Global Positioning System)和RTC(Real-Time Clock)解决的方案,并在自主研发的长周期MT测深仪CLP中进行了实施。介绍了系统设计思路与电路的设计原理、主要程序设计算法,给出了野外测量结果,对结果进行了分析,分析结果说明该仪器的基于GPS和RTC的时钟功能可胜任大地电磁测深工作要求。     

用Matlab分析高速数据传输中的时钟抖动

提出了一种分析高速数据传输中时钟抖动的解决方案——Matlab方法．分析了高速数据通讯中时钟抖动产生的原因及对通信系统的影响，介绍了用TDS7000系列数字荧光示波器和Matlab捕获信号数据并随后对不归零制(NRZ)时钟信号进行简单抖动分析的方法，完成了高速数据通信中的时钟信号的采集以及时钟抖动的鉴定和分析．试验验证，本方法大大提高了抖动鉴定工作的精度和效率．     

MIPS千兆网闸系统实现及其信号完整性设计

描述了网闸技术原理和实际采用的技术路线，提供了一套千兆网闸的架构设计方案及其隔离设备的设计方法．给出了基于仿真分析的印刷线路板（PCB）信号完整性设计方法，通过对重要时钟信号网络两次布线前的仿真分析，调整了时钟芯片及其他接收芯片的布局，保证了整个系统的强壮性．而且系统的精确度和稳定性得到了改善，并以其优良的性能使之成为新一代网络安全控制模块有价值的候选者．     

Testing Jitter on PLL Clocks Based on Analysis of Instantaneous Phase

A novel method based on the analysis of instantaneous phase is proposed to extract the jitter on phase-locked loops output clock. The method utilizes the Hilbert transform to extend the real signal of PLLs output into an analytic signal, and the implementation of Hilbert transform is based on the Fourier transform windowed with Hamming window. Then, the jitter of clock is extracted from the instantaneous phase of analytic signal. The experimental results of simulations validate that the proposed method can effectively extract the jitter on PLL clock, and it has better performance by comparing the sinusoidal jitter extraction results with the other methods.     

同步数字集成电路设计中的时钟树分析

研究了同步数字系统的组成和时钟偏移,并结合一个数字集成电路8051的时钟树设计实例,介绍了时钟树的经验结构和设计方法流程.比较了采用Synopsys公司的布局布线工具实现的自动时钟树分析与指定结构时钟树分析,证明结构恰当的时钟树能得到比自动时钟树分析更好的结果.     

适应调频同步广播的MPEG-2再复用器PCR修正算法

 节目参考时钟（PCR）是MPEG-2系统中音视频解码的时间基准,MPEG-2解码器利用PCR时间信息控制MPEG-2视频解码、显示时间及音视频同步。PCR修正是MPEG-2再复用器设计的关键技术之一。对目前再复用器实现中的PCR修正算法及MPEG-2标准传输流中PCR进行分析研究,提出了一种新的MPEG-2再复用器PCR修正算法。采用该修正方法,可以避免再复用器在再复用过程中对MPEG-2信号进行缓冲后PCR包中标识的PCR值和解码器实际接收到PCR包时的时间值不一致情况的发生;解决了MPEG-2解码时由于不一致引起的PCR抖动和缓冲区溢出问题;使解码器可以利用该PCR信息恢复出编码端的时钟,保持编、解码器时钟同步。采用该修正算法修正的再复用器的音频信号可满足对时间要求更苛刻的调频同步音频广播的要求。