基于Feistel结构的混沌密码算法

对经典的二维Hénon映射的混沌和密码学特性进行了详细的分析,并与传统密码学中广泛使用的Feistel结构进行了比较研究.在此基础上,提出一种新的不平衡的Feistel结构,并设计出一种基于该结构和Hénon映射的混沌密码算法.理论分析和实验表明,该算法具有较高的安全性,能够抵抗差分和线性密码分析.     

SM4加密算法可裁剪式结构设计与硬件实现

SM4算法是国家密码管理局发布的一种主要应用于无线局域网产品中的分组加密算法.从硬件实现的角度对SM4算法原理进行分析,依次设计了循环迭代结构与全并行流水线结构,并在此基础上进一步优化,最终提出了一种更为灵活的部分并行可裁剪式结构.该结构可根据系统性能要求,对硬件电路结构进行裁剪,改善了循环迭代结构数据处理慢与全并行流水线结构逻辑资源消耗大的问题.最后通过硬件描述语言对以上结构完成行为级描述与功能仿真,并在Altera FPGA器件上进行了综合与数据分析.综合结果表明,可裁剪式结构在满足系统性能要求的基础上逻辑资源面积更小,功耗更低.     

基于机理逻辑的机车电路动态显示与故障诊断

在分析了内燃机车电路特点的基础上，针对以往电路逻辑控制模型的不足，提出一种利用机理逻辑代替庞大矩阵运算的新型电路逻辑推理模型，从而实现了机车全部电路的动态显示和一定程度的故障诊断．本文分析了该模型，给出了模型的生成算法，并介绍了利用微机进行电路动态显示和故障诊断的实现方法．     

基于彩色CMOS图像传感器的图像压缩预处理系统的设计

结合彩色CMOS图像传感器和Bayer CFA格式图像的特点,提出了一种基于Bayer图像的准无损压缩算法.该算法简单高效,可以在准无损压缩下取得较高的图像恢复质量,非常适用于遥感图像、医学影像等对图像质量要求较高的场合.在对算法进行仿真评估基础上提出了基于COMS图像传感器IBIS5-A-1300的图像压缩FPGA实现方案,整个结构采用流水线设计,同时用少量行缓存代替传统的大容量存储,节省了存储资源,加快了运算速率,减小了电路规模,经验证明完全满足对Ba-yer图像实时处理的要求,为后续实时压缩编码和传输提供了有利条件.     

流水线纠错纠删RS译码器的设计和实现

在传统纠错RS译码器设计的基础上 ,采用分解的无逆B M (iBM )算法和三级流水线的电路结构 ,实现流水线纠错纠删RS译码器的设计 .该设计的特点是 :控制时序简单 ;电路实现简洁 ;纠错能力强 ,可纠错和纠删 ;译码速度高 ,数据吞吐率达到 1byte/时钟 ;采用VerilogHDL实现 ,可重复利用 .该设计应用于DVD数据纠错的实现中 ,达到系统的性能要求 .     

宽函数的布尔匹配及其在FPGA重综合中的应用

当前大多数商用现场可编程门阵列(FPGA)可配置逻辑块结构在查找表(LUT)的基础上增加了很多辅助逻辑资源,而传统的LUT基工艺映射算法无法充分利用这些资源.为此,文中提出一种基于香农展开式和不相交支持集分解算法的布尔匹配方法,并将其应用于工艺映射后的重综合.使用该方法对工艺映射后网表中的宽函数进行布尔匹配,使其在目标FPGA结构上重新实现,从而达到充分利用所有逻辑资源和减少LUT数的目的.实验结果表明,该方法能在不增加电路关键路径延时的基础上,对学术界综合工具ABC工艺映射之后的4-LUT和6-LUT网表分别节省7.9％和7.8％的面积开销.     

模式可配置的NAND Flash纠错系统设计与实现

针对NAND flash存储器设计一种模式可配置的纠错系统的电路结构,该结构可以预防错误位数大于设计纠错位数的情况发生.提出一种高速并行BCH编译码的电路设计方法,并导出一种无需有限域求逆运算的BM迭代算法的硬件实现方法.通过复用编码算法电路与译码算法电路,同时结合流水线技术与乒乓操作技术,实现以较小的硬件资源开销提高纠错系统性能.该纠错系统电路在EP4CE15E22C8系列FPGA芯片上实现,并进行测试分析.测试结果表明:在相同的系统工作频率下,该纠错系统电路的数据吞吐率是传统串行纠错电路的8倍,而硬件资源开销只增加l倍;与传统的NAND flash纠错电路相比,该纠错电路结构相对独立,可移植性强,可满足多种应用场合的需要.     

Bayer图像无损压缩算法及其FPGA实现

结合Bayer CFA格式图像的特点,提出了一种基于Bayer图像的无损压缩算法,该算法简单高效,可以在无损压缩下取得较高的图像恢复质量,非常适用于遥感图像、医学影像等对图像质量要求很高的场合。在对各种算法进行仿真评估的基础上提出了基于COMS图像传感器IBIS5-A-1300的无损压缩FPGA实现方案,整个结构采用流水线设计,同时用少量行缓存代替传统的大容量存储,节省了存储资源,加快了运算速率,减小了电路规模。经验证明完全满足对Bayer图像实时处理的要求,为后续实时压缩编码和传输提供了有利条件。     

运动估计算法设计及FPGA实现

为进一步提高编码效率,在研究菱形算法的基础上,采用了“十字”形运动估计算法,设计了硬件电路,并用FPGA（Field-Programmable Gate Array）实现了算法．结合算法的特点,设计了整体框架结构,提出了一种高度并行、紧凑流水线的FPGA实现方案．用Verilog HDL硬件描述语言设计了编码,在QUARTUS Ⅱ集成开发环境下,进行了仿真验证,并写入FPGA芯片,实现了“十字”形运动估计算法．经测试表明：该设计方案搜索高效、逻辑简洁,对比全搜索法占用硬件资源较小．可广泛应用到移动视频通信、远程无线监控等领域．     

一种基于混合频率的微处理器设计方法

为了在微处理器结构优化的同时保持合理的硬件开销,提出了一种混合频率策略.它允许流水线模块根据各自逻辑复杂度选择不同的工作频率;通过提高简单模块的工作频率,并增加复杂模块的并行度,以实现流水线的指令吞吐率的优化.实验表明,相比商业化的处理器,该策略下的超标量结构在保持电路和功耗开销的同时,指令吞吐率平均有23%的提高.