MPEG2 AAC系统中一种高效的MDCT/IMDCT递归电路结构

在Clenshaw’S递归算法基础上，采用奇偶双路并行和蝶型单元技术，提出一种高效的MDCT／IMDCT递归结构，将N点MDCT／IMDCT的计算周期降低到N^2／16＋2．这个递归结构具有通用性，适用于MDCT和IMDCT的计算，可提高电路结构的有效利用率．同时，其在Xilinx Virtex-Ⅱ Pro FPGA开发板上实现了256点MDCT递归电路．实验结果表明，该递归结构在运算速度、数据吞吐率和硬件利用率方面均取得较大的改进．另外，该MDCT／IMDCT电路结构可以应用在国际音频编码标准MPEG-1，MPEG-2，MPEG-4以及数字音频压缩系统Dolby AC3中．     

基于FPGA的子带滤波硬件加速器设计

为了提高MP3编码运算速度,利用基于FPGA的硬件加速方式实现子带滤波算法.实验结果表明,采用FPGA实现子带滤波硬件加速器加速后,其编码速度是软件处理速度的4.06倍.     

MP3解码的优化及实现

目前MP3技术已经非常成熟,现阶段对于MP3的研究热点是对原始MP3标准在实现过程中的优化以及如何在低成本低功耗的平台上实现MP3.在整个MP3编解码流程中,IMDCT是运算量最大最耗时的部分之一,因此文章提出了一种基于IMCT递归循环实现方法的优化算法.该算法是在已有文献递归算法的基础上进行了改进,并结合硬件系统结构...     

一种新的基于矩的改进离散余弦变换及其反变换快速算法

为了提高离散余弦变换(MDCT)及其反变换(IMDCT)的计算效率,提出一种新的基于一维离散矩的快速算法.首先把MDCT和IMDCT的核函数映射到另外一个集合进行合并化简,再用三角函数泰勒级数展开的方法,将MDCT和IMDCT的计算用有限项的一维离散矩的线性加权和近似.一维离散矩的快速计算可以采用p+1维的矢量加法结构进行,用加法运算代替乘法运算,有效地减少了乘法的运算量.该算法的乘法计算量仅为O(Nlog2N/log2log2N),少于通常快速算法所需的O(Nlog2N),可以有效地降低运算时间.理论分析和实验结果都表明:用一维矩近似的方法计算MDCT和IMDCT的结果精度很高,运行速度比较快,能够很好地满足实际计算的要求.     

一种用于自适应直方图均衡化的硬件加速器

针对动态直方图均衡(dynamic histogram equalization,DHE)算法处理效果不理想和算法应用不灵活的问题,提出了一种基于改进型自适应直方图均衡化算法的现场可编程逻辑门阵列(field programmable gate array,FPGA)硬件加速器的设计方法.该硬件加速器对直方图均衡化算法做了改进,实现了自适应地限制对比度拉伸;并且充分利用FPGA的并行体系架构和丰富的块存储资源的优点,采用规则的模块化的设计方法完成了设计.实验结果表明:改进的算法不会产生过度增强、放大噪声、丢失图像细节的现象;设计的硬件加速器在充分节约硬件资源的前提下能较好地满足实际应用的需求;在实时图像处理中一帧图像的处理时间约为0.1 ms,使图像增强算法在图像实时处理中的应用更加灵活方便.     

基于DSP的IMDCT快速算法

修正离散余弦变换 ( MDCT)在音视频信号编码中得到广泛地应用 ,其快速算法在实时编解码系统中尤为重要。论文给出了一种适用于数字信号处理器 ( DSP)实现的修正离散余弦反变换 ( IMDCT)快速算法—用 M/ 2点时间抽取 ( decimation in time,DIT)分裂基 FFT实现 2 M点的IMDCT。算法是基于蝶形运算组成 ,在 DSP中可以获得很高的运算效率。该算法的蝶形运算结构同样适用于正向MDCT。在由定点 DSP实现的活动图像专家组 ( MPEG)音频层 III解码器中 ,与 MPEG音频压缩标准 ISO/ IEC 11172 -3中给出的 IMDCT运算量相比较 ,该文提出的 IMDCT快速算法节省了 2 / 3的运算时间和 1/ 2的存储空间。     

基于分布式算法和查找表的FIR滤波器的优化设计

根据FIR滤波器的线性特性,利用分布式算法和ROM查找表对FIR滤波器进行优化设计和仿真.其结果表明提高了运算速度,缩小了硬件规模,体现了设计的优越性.     

椭圆曲线加密体制的有限域求模逆算法的改进

本文在整数的扩展欧几里德算法基础上,对椭圆曲线加密体制的有限域求模逆算法作出改进,不仅有效提高了运算速度,使之同时兼容二进制域和素数域,同时也利于硬件实现.     

AC-3数字音频压缩中的变换编码算法

变换编码是音频压缩中的一个重要部分,文中叙述了AC-3数字音频压缩标准中的变换编码技术,包括改进离散余弦变换和反变换(MDCT和IMDCT)、时域混叠抵消与自适应窗选择,详细推导了用于MDCT和IMDCT的递归算法。     

一种模2k求逆算法的改进及实现

模2k求逆算法是RSA密码体系的核心运算之一.通过分析现有算法及RSA算法中求逆运算的特点,在扩展Euclidean算法基础上,提出了一种改进的模2k求逆算法.该算法与原算法相比迭代次数减少1/3,不仅简化加法进位的处理,而且省去了部分大数加减法操作.同时给出新算法硬件电路结构及数据验证方法,并实现了2 048位模2k求逆硬件电路设计.仿真验证结果表明,改进后的算法与原算法相比,电路面积减小了18.5％,运算速度提高了34.2％.     

实现基于FPGA的硬件算法加速器

目的通过具体的方法和示例,说明使用FPGA来实现硬件算法加速是一种较好的方法。方法通过采用FPGA实现CRC算法的硬件加速器与采用传统的软件优化相比较,说明FPGA的优越性。结果基于FPGA的硬件算法加速器,既可提高系统的计算能力,也可节约成本,缩小系统体积。结论根据目标系统的功能需求,使用FPGA来实现硬件算法加速是一种有效、简便、经济的方法。     

基于硬件实现具有动态范围判断功能的线性拉伸算法

针对红外焦平面阵列(IRFPA)输出图像固有的对比度差、视觉效果不佳的问题进行增强算法研究,考虑到直方图均衡算法易造成细节损失和画质下降,其改进算法也依赖于经验阈值,根据红外图像像素灰度值分布集中的特点,提出了一种可以针对每一帧图像动态判断拉伸范围的线性拉伸算法,并设计完成相应功能模块的硬件实时实现结构和方式.实验显示算法充分发挥了硬件运算速度优势,处理后的红外图像视觉效果明显改善.     

一种适合JPEG2000的5/3离散小波变换硬件系统结构

改进一种"内嵌延拓提升小波变换"(Combining the data-extension procedur into the liftingbased DWT core)[1]快速算法,提出一种基于该提升算法的5/3小波变换硬件系统结构,它无需额外的边界延拓过程.由于将其边界延拓过程内嵌于小波变换模块中,使该结构具有减少内存使用量,降低功耗,提高硬件利用率和运算速度的特点.这种结构经系统验证适用于JPEG2000的5/3小波无损变换,当然也可用于其它各种实时图像压缩处理硬件系统.     

基于CORDIC算法的QDDS信号发生器设计

文章提出了一种采用CORDIC算法实现QDDS信号发生器的设计方法;设计采用VHDL语言描述硬件电路和CycloneⅡ系列FPGA开发平台实现,通过Synplify Pro进行优化综合和Modelsim SE验证.设计结果表明采用CORDIC算法设计的QDDS信号发生器具有运算速度高、电路规模小的特点,优于常用的查表法...     

基于FPGA的SSD目标检测硬件加速器设计

设计了一种基于FPGA的目标检测算法的硬件加速器, 采用循环分块和循环展开的方式来优化卷积池化循环, 可以以任意并行度进行卷积和池化计算。使用一种基于AXI总线的数据重排序方式, 在不带来额外硬件资源开销的情况下, 对特征图进行重排序, 可以降低数据传输时间。将该硬件加速器部署至Xilinx ZCU 102开发板进行验证, 结果表明SSD算法前向推理性能为534.72 GOPS, 推理时间为113.81 ms。     

一种基于矩阵分解的DCT快速算法

给出一种新的基于矩阵分解的离散余弦变换（ＤＣＴ）快速算法。该算法运算速度比Ｗｅｎ－ＨｓｉｕｎｇＣｈｅｎ等人的算法快，其乘法次数是目前最少的；最后给出了Ｎ＝８的信号流图，便于软件和硬件实现。     

基于FPGA并行分布式算法的FIR滤波器的实现

采用FPGA实现FIR数字滤波器硬件电路的方案,基于只读存储器ROM查找表的并行分布式算法,设计文件采用Verilog HDL语言进行描述.该设计方案在MAX PlusⅡ上进行了实验仿真和时序分析.结果表明:它克服已有软件和硬件难以达到的对信号处理缺陷,既具有实时性,又兼顾了一定的灵活性,完全可以达到实际应用的要求.另外,对优化硬件资源利用率、提高运算速度等工程实际问题也进行了探讨.     

基于NIOS II的3DES加密系统设计

在嵌入式加密系统中,为提高3DES算法的运算速度,提出了一种基于NIOS Ⅱ处理器实现3DES算法的设计方案。通过向NIOS Ⅱ处理器指令集增加自定义指令的方法,简化了硬件实现的复杂度,提高了软件处理的运算速度。为保证系统的安全可靠性,提出了一种密钥管理和权限管理体制。使用QuartusⅡ开发工具完成系统的设计综合。在Visual Studio测试环境下,使用66.6 MHz的系统工作时钟测得系统的3DES加解密运算速度最高可达96 Mbit/s。结果表明,该系统稳定、可靠,且具有较好的应用前景。     

面向自重构系统的软硬件协同透明编程模型

可重构计算系统设计中把计算密集的代码用硬件加速器实现以提高系统性能已经成为一种常用的方法。但是在包含硬件加速器的系统中,程序员要了解硬件加速器的实现细节,控制硬件加速器的配置、软件和硬件模块之间的通信,这种不透明的编程方式影响了系统开发效率。本文提出了一个对程序员透明的软硬件协同编程模型,程序员可以像调用一个软件函数一样去使用一个硬件加速器,而把硬件加速器的配置、软硬件通信等操作交给操作系统和辅助硬件控制器实现。同时,该编程模型采用自重构技术即由嵌入式处理器控制完成动态重构,可支持动态调用多个硬件函数,使得多个硬件加速器可以分时复用硬件资源,从而提高系统资源利用率。     

HDTV音频解码系统算法优化及实现

Dolby AC-3是杜比实验室的第三代感知音频编解码系统,将心理声学模型溶入其中,大大地提高了编解码性能.本文介绍了Dolby AC-3音频标准解码算法的基本原理,并通过C程序实现该解码算法.详细推导了用两个N/4点的DCT-II来实现N点的改进离散余弦反变换(IMDCT)解码单元的优化算法,将此AC-3解码算法进行仿真试验,对仿真结果进行主客观评价.评价结果显示解码速度得到提高,为AC-3解码器的实时实现奠定了基础.