宽带∑-△锁相环路的相位噪声抵消技术

根据传统的小数分频锁相环中的采样保持方案，提出了宽带∑-△锁相环中采样保持技术的实现方案．方案的采样时刻由首先出现的参考时钟信号或分频器信号的上升沿决定，可以在采样前为补偿电流和电荷泵电流提供足够的时间以保证它们在积分器上的完全积分，从而解决了使用相位内插的∑-△锁相环中电荷泵电流脉冲与补偿电流脉冲间的匹配问题．仿真结果表明，使用采样保持单元后可以显著降低环路中的相位噪声和杂散噪声．     

电荷泵对小数分频锁相环相位噪声的影响

与整数分频电荷泵锁相环不同,小数分频电荷泵锁相环中电荷泵对锁相环的性能有更大的影响,电荷泵的各种非理想因素将降低PLL输出相位噪声和杂散的性能.重点分析了电荷泵两种非理想因素对小数分频锁相环相位噪声和杂散的影响:非线性和电流失调.此外还分析了电荷泵电流源噪声对小数分频锁相环的影响,分析结果为优化电荷泵的电路设计提供理论依据.     

Δ-Σ频率合成器带外量化噪声抑制技术

基于对电荷泵电流不匹配引起的高阶Δ-Σ调制器（DSM）量化噪声建模,提出一种改进型小数分频频率合成器（Frac-N）模型,即：在传统小数分频频率合成器的反馈支路上嵌入一个不含分频器的宽频带锁相环（PLL）构成的噪声滤除器（NF）。另外,为了减小鉴频鉴相器（PFD）输入端相位误差,设计了一个线性度能达到89%的电荷泵。该频率合成器采用0.18μm CMOS电路实现,仿真结果表明采用该噪声滤除技术可以对高阶DSM产生的带外量化噪声进行有效抑制。     

一种应用于射频接收机的电流舵电荷泵设计

电荷泵锁相环(charge pump phase-locked loop, CPPLL)作为频率合成器(frequency synthesizer, FS),广泛应用于接收机中来提供低杂散、低噪声、高频谱纯度的本振(local oscillator, LO)信号。电荷泵(charge pump, CP)作为关键模块之一,其存在的非理想效应以及失配会带来更高相位噪声影响锁相环(phase-locked loop, PLL)频率综合器输出本振的频谱纯度。基于台积电(Taiwan semiconductor manufacturing company,TSMC ) 0.18 μm CMOS工艺,采用电流舵电荷泵结构并加入泄漏电流模块设计了一款低电流失配率、低相位噪声的电荷泵电路,较好地克服了传统电荷泵所存在的非理想效应,使整个电荷泵电路的相位噪声保持在较低的水平。利用Cadence Spectre对电荷泵的整体性能进行仿真。仿真结果表明,供电电压为1.8 V时,电荷泵电流为31.71 μA,最大相位噪声为-230 dBc/Hz,在0.4~1.4 V输出电压范围内最大电流失配率仅有0.22%。     

锁相环中低电流失配电荷泵的设计

提出了一种应用于低供电电压低相位噪声锁相环系统的低电流失配的电荷泵电路。仿真结果表明,输出电压0．4V～1．3V范围内。电荷泵上下电流失配小于1％,满足低供电电压锁相环系统对电荷泵的要求。电路采用中芯国际0．18μm标准数字工艺参数仿真。     

90nm CMOS工艺高速锁相环设计与优化

基于TSMC90nm CMOS工艺设计了一款高速锁相环.为优化锁相环整体的相位噪声及参考杂散性能,分析了差分电荷泵和LC压控振荡器的相位噪声,并且讨论了多模分频器的设计方法.高速锁相环的整体芯片版图面积为490μm×990μm.测试结果表明,在频偏1MHz处的相位噪声为-90dBc,参考杂散为-56.797dBc.      

一种抗噪声折叠宽范围低杂散小数分频锁相环

由于电荷泵的电流失配,小数分频锁相环反馈路径上经整形的量化噪声会被折叠回低频偏处,恶化带内相位噪声的性能。文章提出一种自适应的抗噪声折叠技术,根据工作频率产生合适脉宽的电流以线性化环路,在全频带内避免噪声折叠的同时不恶化参考杂散性能;设计基于TSMC 130 nm CMOS工艺,锁相环覆盖的输出频率范围为0.6～2.7 GHz。仿真结果显示：当输出频率为2.0 GHz时,环路功耗为16 mW,积分抖动为1.98 ps,品质因数为-222 dB;在电荷泵中引入8%的失配后,提出的技术改善带内相位噪声达到7 dB。     

多模式定位系统接收机中的分数频率综合器

针对单一的全球定位系统中接收性能易受环境影响的问题,提出了一个应用于3个定位系统、7种模式的多模式定位接收机中的分数频率综合器.通过改进的电流泵电流校正方法和提高谐振回路Q值等各种降低相位噪声的方法,达到了每种模式工作的稳定性和低相位噪声性能;以改进的多模分频器和3阶MASH1-1-1Σ-Δ调制器实现了7个频点的精确输出和各模式的快速锁定;在多模分频器中使用简单的电路将分频比的范围从64~79扩展到64~95.仿真结果表明,在每种模式下带内相位噪声(相对于载波的相噪声)均小于-90 dB,带外频偏1 MHz处相位噪声均小于-119 dB,杂散抑制(相对载波)均大于56.4 dB,各个模式锁定时间均小于18μs,1.8 V电源条件下的功耗为15.12 mW.     

电荷泵锁相环系统相位噪声分析

阐述了基于无线通信领域中的锁相环的系统结构,并以电荷泵锁相环为例分析了锁相环中两类主要噪声对环路造成的影响,并推导了环路对噪声的线性过滤性能,基于推导的结果给出了减小环路噪声的几种解决方法.     

过采样Δ－Σ模数转换器的噪声特性

定量分析了过采样Δ－Σ模数转换器电路的噪声源（包括由开关引入的热噪声、运放的噪声和时钟抖动噪声等）及其对转换器性能的影响．通过对量化噪声及电路噪声的比较分析，获得了过采样Δ－Σ转换器在不同的电路参数下的噪声特性曲线，为转换器电路设计提供了理论依据。     

通信系统中小型化频率合成器设计

文章针对通信接收机小型化的要求提出了一种接收机频率源的设计思路,采用TSMC 0.18μm 1P6M混合信号工艺设计锁相环(phase locked loop,PLL)电路结构,设计了一种具有快速锁定时间、较宽频率调谐范围、低相位噪声的电荷泵锁相环(charge pump phase locked loop,CPPLL)。使用Cadence Spectre对电路进行仿真,电路整体具有在输入参考频率23～600 MHz之间产生1.92～2.62 GHz的时钟信号功能。在中心频率2.3 GHz、偏移载波频率10 MHz的情况下,敏感单元环形压控振荡器的相位噪声为-112.9 dBc/Hz。进行版图设计后,对电路进行验证,设计出小型化频率合成器芯片。     

基于环路电流脉冲采样的低毛刺分数锁相环

针对分数锁相环中参考毛刺和分数毛刺较难根除的问题,提出一种基于环路电流脉冲采样的低毛刺技术.通过一种可变幅度电荷泵和一种固定位置可变周期脉冲发生器,使环路电流脉冲不仅有固定位置和可变幅度而且有可变的周期.其中,固定位置和可变幅度的环路电流脉冲特性用于根除参考毛刺;可变周期的环路电流脉冲特性用于减小分数毛刺.利用Spec...     

基于集成锁相环的BPSK调制器设计与实现

全集成锁相环芯片目前在射频电路中应用很广泛.以集成锁相环ADF4360-8为本振,以双平衡混频器为调制器,实现了220 MHz载波的BPSK调制.在设计中以对影响本振相位噪声高低的主要因素的分析为基础进行电路的设计.为获得更低的相位噪声,在对影响本振相噪关键因素分析的基础上进行电路的设计.完成硬件工作后,使用专用仪器对相噪、BPSK调制EVM等指标进行了测试.测试数据表明采用全集成锁相环的方案达到了设计输入的要求.     

一种高速低相位噪声锁相环的设计

设计了一种1．8V、SMIC0．18μm工艺的低噪声高速锁相环电路．通过采用环行压控振荡器,节省了芯片面积和成本．通过采用差分对输入形式的延时单元,很好地抑制了电源噪声．与传统的简单差分对反相器延时单元相比,该结构通过采用钳位管和正反馈管,实现了输出节点电位的快速转变,整个电路芯片测试结果表明：在输入参考频率为20MHz、电荷泵电流为40μA、带宽为100kHz时,该锁相环可稳定输出频率为7971MHz—1．272GHz的时钟信号,且在中心频率500kHz频编处相位噪声可减小至-94．3dBc／Hz。     

一种适用于音频调制的混合架构低功耗Σ-Δ调制器

随着电子信息技术的发展,移动便携电子设备不断进入人们生活的各个方面.应用在模数混合信号系统的性能也在不断提高.模数转换器作为模数混合信号系统中核心的组成部分,ADC的性能水平直接决定了使用它的系统的性能水平.由于集成电路元件间匹配精度的限制,在同一工艺条件下,SARADC很难实现高精度,而Σ-ΔADC采用了过采样和噪声整形技术,大大降低了对元器件匹配的要求,易实现高精度,但量化器单元电路功耗较高,针对这些特点,提出了一种将SARADC和Σ-ΔADC相结合的架构——2阶5位Σ-Δ混合架调制器.其在传统Σ-ΔADC的结构上去除Flash型量化器,用低功耗的SAR型ADC作为量化器,保持了Σ-ΔADC的高精度特点,基于开关电容、积分器和采用动态比较器的逐次逼近型ADC来实现.ADC中的积分器采用运算跨导放大器(OTA)实现,前馈调制器中的多位量化器和模拟加法器由SAR模数转换器实现,模拟无源加法器嵌入到由电容器阵列和动态比较器组成的SAR ADC中,其中动态比较器无静态功耗.该芯片基于SMIC 180 nm CMOS工艺设计和验证,芯片版图的有效面积为0.56 mm2.通过对该调制器芯片的后仿真分析,验证了其方案可行性.仿真测试芯片电源电压1.8 V,以3.2 MS/s采样频率对输入的0～25 k Hz正弦波进行采样,峰值SNR=126 dB,芯片总功耗3.6 m W.     

基于多相位量化噪声抑制的分数频率合成器的实现

为抑制Σ-△调制器量化噪声对分数频率合成器输出噪声的影响,提出一种基于多相位分数分频器的频率合成器结构. 该结构可以避免毛刺并且主要电路模块不需要工作在高频,从而相应节省了功耗,同时分频器的输入可以不需要50%的占空比. 通过对比发现,对于环路带宽为1 MHz的宽带情况下的Σ-△分数频率合成器,多相位分频器技术可以减小频率合成器输出频谱的相位噪声达12 dB. 该频率合成器使用UMC 0.18 μm CMOS工艺实现,仿真结果证明它可以满足DVB-H系统协议指标要求.      

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。     

一种MASH结构Σ-ΔADC的指数自适应算法与实现

提出了一种用于级联结构(multi-stage noise shaping,MASH)Σ-ΔADC的自适应算法,并给出了电路实现方式.该算法采用Σ-ΔADC的输出估计输入信号幅度,在不改变噪声传输函数(noise transfer function,NTF)的前提下,通过改变调制器的缩放系数,得到自适应的信号传输函数(signal transfer function,STF),从而使输出信噪比(signal to noise ratio,SNR)在自适应范围内与输入信号幅度保持独立,并给出了具体的实现方法.另外,通过改变调制器最优系数适用范围的方法,将Σ-ΔADC的量化范围提高至满幅.     

分频器中的上位噪声及抑制方法

重点论述了分频器新增相位噪声和分频器内部噪声源对分频器输出相位的影响。认为在实际的分频器设计中，可以利用门电路把输入脉冲选出，以消除分频器各级的影响，还以利用锁相环电路徕抑制分频器的相位噪声。这两种方法的实验结果表明，对分频器的相位噪声有明显的抑制作用。     

用于射频接收机的三阶多级Σ-△调制小数分频频率合成器的实现

基于TSMC 0.18 μm工艺实现了一款适用于射频收发机的全集成小数分频频率合成器. 设计中采用了三阶MASH结构Σ-Δ调制器以消除小数杂散,为节省芯片面积使用了环形振荡器,同时在电路设计中充分考虑了各种非理想因素以提高频谱纯净度和降低芯片功耗. 仿真结果表明,该频率合成器可以在900 MHz～1.4 GHz的频率范围内产生间隔为25 kHz的输出信号. 在1.2 GHz输出时,偏离载波频率1 MHz处的相位噪声可以达到-106 dBc/Hz, 锁定时间小于10 μs.