一种降低末级高速缓存污染的分阶段自适应动态插入策略

对多种末级高速缓存插入策略进行分析, 并在动态插入策略DIP的基础上提出一种分阶段自我调整的动态插入策略, 用于消除局部性差数据访问末级高速缓存造成的不良影响。实验结果表明, 与现有LRU替换算法相比, 此方法将末级高速缓存的MPKI平均降低了7.07%, 即使与动态插入策略DIP相比, 此方法也获得进一步的性能提升, 末级高速缓存MPKI平均降低了4.36%。     

基于WDC结构的低静态功耗Cache设计

基于片上cache占处理器芯片功耗的比重越来越大,提出了一种新的路衰减cache(Way-Decay Cache,WDC)结构．该结构通过门控Gnd技术来动态地关闭或开启部分cache路,使得cache结构可以在低功耗配置和正常配置之间切换,从而达到降低静态功耗的目的．与现有的低功耗cache结构相比,附加的逻辑少,实现简单,具有硬件的可实现性．试验结果表明,该结构可以降低cache的功耗,同时对cache整体的性能影响很小．     

片上系统中外部存储控制器的设计与优化

针对片上系统(System on Chip,SoC)中多主设备、多猝发操作的访问特点,提出并实现了一种新的片内总线访问外部存储器的结构,并对核心模块的设计与优化进行了分析.该结构通过分割传输方式使内部总线平均利用率提高了29%~34%;并且,通过对SDRAM控制模式的动态切换有效地降低了外存读写延迟和功耗.     

多任务下I/O设备的动态功耗管理

减少I/O设备功耗已越来越被嵌入式系统设计者所关注。传统动态功耗管理（DPM）策略在实 际的多任务环境下无法得到预期的节能效果。提出基于堆栈的预测性超时（SBPT）策略。该 策略通过分析任务的调用和堆栈信息来预测任务对I/O设备的访问模式,并采用多请求源（M SR）模型进行多任务的联合预测。然后根据预测结果分组统计,采用超时技术决策。基于实 际负载的仿真实验表明SBPT策略能够适应多任务的应用环境,更稳定更有效地降低了功耗     

基于神经网络的自适应动态电源管理模型

利用人工神经网络具有从大量不完整数据中逐步获取知识并进行复杂目标优化的能力,提出一种基于改进的BP神经网络预测功耗可管理器件空闲时间长度的自适应动态电源管理模型(AMBA).该模型根据空闲时间长度预测值选择最佳低功耗模式,并且通过预测性能评估结果动态调整神经网络的网络权值,从而能够自适应功耗可管理器件负载特性的变化.仿真结果表明了该模型的有效性,预测正确率可以达到80%左右,平均功耗比指数平均预测方法降低了30%,比Timeout策略降低了37%.     

一种有效降低扫描结构测试功耗的方法

提出了一种有效降低扫描测试功耗的设计方案.通过增加逻辑门结构来控制测试向量移入阶段扫描链上触发器翻转向组合逻辑电路的传播.同时,设计了时序优化算法以保持电路其他性能不发生大的改变.实验结果显示:通过采用ISCAS89基准测试程序进行分析,优化前无用动态功耗值约占总功耗的19.84%,优化后整体测试功耗降低约23%,有效地降低了无用动态功耗,并且此方案容易在已有的设计流程里实现.     

基于Java的数据库访问技术研究

Java技术的体系中,应用程序是通过JDBC接口来访问数据库的,本文详细研究分析了Java中数据库的访问模式,提出了使用过程中三种访问模式选择方案,逐步分析了预处理的策略,深层研究了高速缓存和连接池的原理。     

一种低功耗的Turbo码译码算法

针对Turbo码译码器功耗大的问题,改进了传统的最大后验概率译码算法,提出了一种基于网格图合并思想的低功耗Turbo码译码算法.该算法通过减少计算过程中占功耗绝大部分的存储器的访问次数来达到降低译码功耗的目的.依据N步合并后的编码网格图进行计算,使得一次译码中计算的总时刻数变为传统算法的1/N,从而使译码器总的存储器访问次数变为原来的1/N,很好地降低了译码器的功耗.理论分析和仿真结果表明,新算法的正确性和可靠性与传统的译码算法相同,并且硬件实现中的译码时延没有增加,是一种有效、可行的低功耗译码算法.     

针对顺序数据访问应用的分离式数据缓存器设计

高速缓存器技术可以有效地弥补处理器和内存之间的速度差异;但是随着待处理的数据规模的增大,顺序数据访问越来越多,当前的高速缓存器在面临这类没有太多时间局部性,会造成大量高速缓存器污染的顺序数据时并不是很有效。为解决这一问题,提出了分离式顺序数据缓存器（SSDC）,可以通过顺序数据流检测器动态检测出来的顺序数据访问并将其存入专用缓存器,以减少顺序数据造成的主缓存器污染,并且由于子缓存器采用顺序数据预取技术和写不分配策略,可以有效地降低缓存器的失效率。实验结果表明SSDC能够有效地降低顺序应用的失效率,并且在带宽使用等方面具有优势。另外,SPEC2000Int的评测也表明SSDC对非顺序应用的性能没有负面影响。     

一种降低流水化指令缓冲存储器泄漏功耗的设计方法

流水化的指令缓冲存储器通常被用于高频率处理器中,以提高取指带宽。然而,在以往的研究工作中,对流水化指令缓冲存储器的泄漏功耗问题关注较少。在工作中发现流水化的指令缓冲存储器较之传统的指令缓冲存储器能够更好地提供降低泄漏功耗的机会。通过这一观察,提出根据取指地址的要求来动态管理指令缓冲存储器中行的活动--仅仅使需要访问的行处于正常活动状态,而其他行均被控制在低电压模式下,从而大幅度降低这些行的泄漏功耗。通过模拟评测发现,该方法使流水化的指令缓冲存储器的泄漏功耗降低了77.3%,而处理器的性能损失仅为0.32%。     

一种新型的嵌入式X路组相联cache结构

提出一种新型的嵌入式X路组相联cache,以应用程序FFT为例,讨论了X路组相联cache的原理、结构和有效性.并使用嵌入式基准程序集Mibench中各领域的部分程序进行实验,证明它在保证性能的前提下,大幅缩减硬件规模,对功耗和面积都取得很好的优化效果.     

EBA-LRU-SEQ Data Cache Policy in DSP to Optimize the Power Consumption

The power consumption by the data cache is important in DSP designs.This study presents an enhanced branch access LRU-SEQ(EBA-LRU-SEQ) policy for data caches in DSP designs to reduce the power consumption.The design is based on the LRU policy with embedded prefetch table to provide branch access.Tests show that the EBA-LRU-SEQ policy reduces the data cache power consumption to 54% of a system with no power control.     

对象存储系统的合作缓存方案

结合对象存储系统的数据访问模式,综合设计客户端和元数据服务的缓存,构造存储系统的合作缓存方案.该方案将客户端和元数据服务器的缓存作为整体进行设计,以达到提高缓存利用率的目的;通过缓存准入策略合理选择数据传送模式,减少数据传送的通信量;同时,合作缓存方案根据数据对象的大小、访问成本和网络负载动态地调整缓存策略,提高存储系统的服务质量.实验显示,合作缓存方案能较好地适应不同的工作负载,有效提高了系统的输入输出性能.     

分离Cache的一种容量联合分配算法

在嵌入式处理器中,Cache的功耗所占的比重越来越大.针对不同类型的应用程序对指令Cache和数据Cache的容量实时需求不同,提出了一种新的容量联合分配算法,该算法可以均衡考虑程序运行时对指令 Cache和数据Cache的实时需求,动态调整一级Cache的容量和配置,从而更有效地利用Cache资源.Mibench仿真结果表明,采用容量联合分配算法的分离Cache与传统分离Cache相比,平均能量消耗降低了29.10%,平均能量延迟积降低了33.38%.     

一种改进的记录缓冲低功耗指令cache方案

针对记录缓冲低功耗cache过滤大部分无效访问、降低功耗的同时无法降低静态功耗的问题,在记录缓冲基础上提出一种改进方案.设计了针对指令存储单元的状态控制电路,在相应的控制逻辑的驱动下自动将不常用的指令存储单元设置为休眠状态,从而有效节省cache的静态功耗.为验证方案的有效性,采用10个SPEC2000标准测试程序进行仿真,并与传统缓冲cache在功耗、性能及面积上进行比较.结果表明该方案在牺牲少量性能和面积的基础上可有效节省指令cache的静态和动态功耗.     

基于FPGA的DDR2 SDRAM数据存储研究

DDR2 SDRAM具有存取速度快,容量大等特点,它在内存、显存及数据暂存方面有着广泛的应用。本文基于Xilinx Virtex5 Fx70TFPGA对DDR2 SDRAM数据存取做了较为详细的探讨,希望对相关设计人员有一定的参考价值。     

基于超标量处理器的高效FFT映射方法

针对超标量处理器的结构特点,研究新的映射方法,实现高效FFT运算.对现代超标量结构处理器进行建模,分析FFT算法在其上执行情况,得出内存访问是FFT算法执行的关键点.并进一步对FFT的内访问过程进行建模分析,最终实现了一种基于cache优化的高效FFT映射方法,该方法将FFT进行拆分实现,充分发挥了cache的作用,进而提高了处理性能.最后在ADI公司的TS201数字信号处理器上,以该映射方法为指导实现了基2FFT算法,实验结果显示在处理点数超出cache容量时,本映射方法可以大幅度提高处理性能.      

流水线处理器中cache模块的设计

流水线结构能大幅提高指令执行速度,但是由于主存读取速度过慢,系统性能的提升仍然受到限制。现实现的Cache设计,是流水线与主存间的高速缓冲器,它能有效地解决访存的瓶颈问题,使流水线功能得到充分发挥。文章首先分析流水线的结构特点,确定Cache的结构功能,在此基础上提出一个组相联映射Cache的设计。分析Cache实现读写操作的具体控制过程,并给出LRU(least recently used)替换算法的实现。最后通过介绍猝发取指操作着重讨论了Cache与流水线间的配合机制。     

基于缓存开销的信息中心网络缓存协作策略

网络化缓存策略影响ICN网络的传输性能,考虑到缓存执行时的开销不仅包含访问缓存节点时的路径代价,还应包含替换旧信息的替换代价,因此提出一种基于路径访问代价和节点替换代价的缓存协作策略(path and node cost based cooperative caching strategy, 简称PNC3S).该策略对两种代价进行整体考虑,将代价总量作为是否进行信息与节点匹配缓存的依据,对提出的策略模型进行优化分析,将最优解作为缓存部署方案.实验结果表明,与CEE,LCD策略相比,PNC3S可以改善网络的信息缓存率、服务器的负载率、网络链路平均利用率,以及访问跳数减少率.