半整数分频器的VHDL设计

介绍了VHDL语言的产生、特点和程序设计的基本语法结构 ,并以分频比为 2 .5的半整数分频器的设计为例 ,介绍了在MAX +plusⅡ 10 .0开发软件下 ,利用VHDL硬件描述语言设计数字逻辑电路的过程和方法     

基于CPLD半整数分频器的设计

本设计是应用CPLD器件的特点和应用范围,利用VHDL硬件描述语言以及原理图的输入方式设计出占空比可调的半整数分频器,从而满足根据更改N值来实现不同分频系数分频器的设计要求.     

基于CPLD半整数分频器的设计

本设计是应用CPLD器件的特点和应用范围,利用VHDL硬件描述语言以及原理图的输入方式设计出占空比可调的半整数分频器,从而满足根据更改N值来实现不同分频系数分频器的设计要求。     

基于CPLD／FPGA的半整数分频器的设计

本文以分频比为2.5的半整数分频器的设计为例,介绍了在MAX＋plus Ⅱ开发软件下,利用VHDL硬件描述语言以及原理图的输入方式来实现半整数分频器的过程和方法。     

基于FPGA的等占空比的整数分频器设计

在复杂逻辑电路设计中,经常会需要多个不同频率的信号,因而系统本身的震荡源就不能满足设计的要求.本文给出了一种可以实现等占空比任意整数的分频方法,并以8分频和9分频为例,介绍了在QUARTUS软件下,利用VHDL硬件描述语言来设计分频器的方法.程序通过仿真和测试,实验结果符合设计要求.     

基于VHDL占空比可控的整数半整数分频器

在半整数分频器设计方法的基础上进行改进,采用VHDL硬件描述语言实现了占空比可控的整数半整数分频器.在QuartusП软件上测试结果表明了设计的正确性和可行性.     

基于VHDL的全数字分数分频器设计

介绍了全数字化的分数分频器的两种设计方法,分析了它们的特点,然后采用VHDL硬件描述语言设计了全数字化的分数分频器,并且给出了设计任意分数分频器的方法。     

基于EDA的数控分频器的设计

本设计利用MAX+plusII的原理图、VHDL两种不同的设计方式设计了一种数控分频器,最后利用ALTERA公司的FLEX10K系列EPF10K10LC84-4芯片来实现。     

基于VHDL的可编程分频器在波形发生器中的应用

介绍了基于VHDL的可编程分频器在波形发生器中的应用的方法，利用这一方法，可使波形频率在大范围内变化。     

基于CPLD的整数可变分频器设计

采用2片74LS190数字逻辑器件设计了两位数的分频器,给出了设计的原理图,接着使用Quartus-II工具软件进行分频器的功能仿真,结果表明该分频器能够对输入信号的频率实现1-99的分频,最后将编译好的文件下载到相应的CPLD器件中,从硬件电路上实现了可变分频器的设计.     

一种新的基于FPGA的小数分频器的参数化设计

介绍了一种改进的基于FPGA小数分频器的分频原理及电路设计，采用了模块化和参数化的设计方法，利用半整数和整数双模代替原有的整数双模来综合实现小数分频器，由该方案设计的小数分频器。在硬件成本几乎没有增加的情况下，抖动、理论同步周期、最大误差性能方面都有所提高，因此可以广泛应用于数字电路的系统设计中。     

数字频率合成器的设计与实现

本设计利用FPGA芯片实现直接频率合成器（简称DDS）系统电路的核心部分,采用VHDL硬件描述语言完成对DDS核心电路中各个模块的设计,并设计了与DDS系统相对应的外围硬件电路。这样设计的合成器能够利用8MHz的参考时钟信号合成出频率在O～500KHz的正弦波和余弦波。由于FPGA芯片具有现场可编程的特性,所设计的DDS能够根据不同的要求进行灵活改进,同时具有高集成度、运算速度快、低功耗的特点。     

用FPGA实现数字逻辑分析仪设计

介绍采用FPGA设计数字逻辑分析仪的系统结构、硬件设计方法和计算机测试程序。结果表明,这种数字逻辑分析仪的性能优于普通示波器,其性能、价格比优于逻辑分析仪。     

基于FPGA的同步动态随机存储器测试仪的实现

针对动态同步存储器在高速运行时出现的读写错误,设计了一种自动测试仪,允许自动改变电压,自动调整同步内存的参数,通过大量数据读写内存来确定故障芯片对哪种参数比较敏感,从而确定测试方案。     

基于FPGA的硬盘数据恢复仪的实现

本文针对硬盘发生故障导致数据丢失的情况,采用FPGA设计了硬盘数据恢复仪,它能够根据用户输入的文件名自动查找到该文件,并且通过异步FIFO和DMA传输到备份硬盘上,实现故障硬盘的数据快速恢复。     

用FPGA实现RS编码器

介绍了数字系统自上而下的设计思想以及 FPGA和 VHDL的基本特点 ,并根据 RS编码器原理 ,按照自上而下的思想 ,利用 VHDL 在 FPGA芯片上实现了 RS编码器     

基于DSP和FPGA的UART系统设计

基于DSP和FPGA的异步串口UART的工作原理和软、硬件设计.采用DSP作为处理器,将UART的核心功能嵌入到PFGA内部,并利用DSP的EDMA功能完成FPGA内部FIFO和DSP内部RAM中乒乓缓冲器之间的数据传输.使用VHDL硬件描述语言对PFGA进行编程,并在Quartus Ⅱ 7.2中完成了时序仿真,最后在Altera的CYCLONE系列FPGA上下载实现,验证了用FPGA实现串口通信的可行性.     

基于FPGA的以太网MAC控制器的设计

作为以太网技术的核心,MAC层协议是数据帧收发的基础,负责上层数据和物理层比特流的封装和解封、流量控制和校验检测等功能。介绍了10M/100M以太网MAC控制器的设计,主要实现了半双工模式下CSMA/CD协议、全双工模式下Pause帧的收发,以及对物理层芯片中寄存器的读写访问,整个设计采用VHDL语言实现,在Xilinx Spartan 3E开发板上验证。