片上网络路由算法的性能研究

在Turn Model模型的基础上,分析基于2DMesh结构的路由算法的性能.通过片上网络（NoC）模拟仿真实验平台NIRGAM,仿真路由算法在片上网络的延时性能.通过对路由算法影响功耗的综合分析,提出XY-YX路由算法是延时和低功耗性能表现都良好的NoC路由算法.     

消息传递型片上多核系统的设计

基于消息传递的编程模型设计了一款片上多核系统，该系统在4SymboltB@4的2D mesh片上网络中集成了16个小型RISC处理器，这些处理器各自使用一个可配置的私有SRAM用于指令和数据的存储，而处理器间的数据包通信则通过虫孔交换的路由器及网络接口实现.此外，在软件层面实现了基本的数据传输与进程同步接口，并采用SPMD并行模式设计了3个应用案例，以对该系统进行验证和性能分析.仿真及FPGA测试结果表明，对于整数矩阵乘法、浮点FFT计算以及基于灰度图像的模板匹配问题，该多核系统的并行加速比最高可分别达到7.6，10.5和15.9.     

一种适于动态部分可重构的NoC结构

提出了一种适用于动态部分可重构系统的NoC结构,它的主要优点是通信效率高和可扩展性好.为适应动态部分重构,NoC不仅传输普通数据,而且传输配置位流数据.NoC将每个资源节点作为一个配置区域,在网络数据包中加入类型域以区分普通数据与配置数据,并相应地将网络接口分为普通接口与配置接口.采用ModelSim对随机均匀分布模式进行了仿真测试,得出所设计网络的最高吞吐率为0.40 flit·cycle-1·Ip-1.为了验证系统的有效性,通过在Xilinx Virtex4 xc4vsx35-10芯片上构建原型系统进行实验.结果表明,系统能在50 MHz上正常工作.     

一种面向多核处理器的2 GHz片上网络通信单元

提出了一种面向多核微处理器的2 GHz片上网络通信单元设计方案,通信单元能够在45 nm工艺下达到2 GHz的工作频率,流水线级数为2,最多支持8个双向通信接口,每个端口单向峰值带宽32 GBps.构建了一种16核处理器片上网络测试环境,测试结果表明：使用提出的通信单元构建的片上网络能够满足16核处理器存储系统对网络带宽的要求,在对访存优化的情况下,聚合带宽能够随着处理器核心与线程的增加而线性增加.另外,通信单元还具有可重用的特性,能够通过优化与扩展进一步应用于众核处理器片上网络.研究成果已成功应用于某国产16核高性能微处理器,片上网络实测频率达到2 GHz.     

NoC中主要技术的研究与实现

本文对一些NoC相关重要技术进行了研究与分析,其中包括：片上网络模拟器的关键技术研究和框架的设计、低延迟NoC路由器设计、通信局部性对NoC性能的影响和通过配置长连线来提高片上网络的性能。     

二维网格NoC中资源-网络接口设计与实现

通常把使用片上网络通讯的多核SoC称为NoC,各类资源(处理器、存储器等)与片上网络之间的接口称为资源-网络接口.文章基于二维网格的通讯方式,设计了其间的资源-网络接口,讨论了基于FPGA的实现技术.使用具体应用实例--轨迹显示方案,对设计进行验证.实验表明,在60 MHz的频率下,使用该接口的NoC系统原型能够稳定工作.     

基于动态注入率的片上网络拥塞避免方法

片上网络的拥塞现象极大地限制了路由器的有效性能,拥塞问题将直接影响到整个处理器芯片的性能.本文首先分析了片上网络中虚通道路由器通信流量的特性．提出设定不同的阈值将网络拥塞状态进行划分,将拥塞避免问题划分为拥塞预防和拥塞解除两个阶段．提出使用一种动态注入率策略,根据实时检测网络的拥塞状态,动态调整网络报文的注入率,将网络中的通信流量控制在一个合理水平内,减轻网络的负载压力,避免NoC完全陷入拥塞而出现瘫痪状态．仿真模拟结果表明,拥塞预防时NoC性能约在“最大负载点”,拥塞解除时性能约在“膝点”,注入率可以达到0.05,在避免拥塞的同时有效兼顾了网络性能.     

一种多核处理器环境下的软件结构及负载均衡

通信网络技术迅速发展对产品的性能提出了更高的要求,多核处理器以其高性能的优点逐渐得到通信厂商的广泛使用.为了发挥多核处理器的潜能,在分析通信网关服务器产品特性的基础上,充分利用服务器的进程功能和特点,研究一种多核处理器环境下的软件结构,提出基于哈希算法的负载均衡,阐述基于动态哈希(hash)算法的负载均衡的设计和实现.不但提高了多核处理器处理用户请求的效率,而且具有强扩展性和高可靠性等优点.     

片上多核处理器的结构级功耗建模与优化技术研究

功耗是导致片上多核处理器出现故障的重要诱因,也是片上多核处理器设计的重要制约因素．如何降低多核处理器的功耗并提高处理器能量效率,具有很大的研究意义与探索空间．文中主要从体系结构设计者的角度,并结合电路实现,研究并总结纳米级工艺下片上多核处理器的功耗建模与评估方法,及其不同构件的低功耗优化技术．通过提出创新高效的多核处理器结构级功耗评估方法及其模拟平台,提高多核结构功耗模拟的准确性与灵活性,并以此为依托,开展处理器核、片上网络、片上存储及其一致性协议的各方面优化,寻求提高多核处理器功耗有效性的微体系结构,为国产多核处理器的低功耗设计提供一定借鉴与参考．     

基于邻居节点故障感知的NoC自适应路由算法

介绍了片上网络的拓扑结构和路由算法,提出了一种适用于NoC 2D-Mesh结构的自适应路由算法,可以根据邻居节点的状态动态的选择路由。通过仿真证明了在均匀随机流量模式下,相对于XY路由算法,使用本算法吞吐量更高,平均端到端时延更小。     

基于FPGA的2D-Torus片上网络无死锁路由算法

片上网络的拓扑结构和路由算法直接影响片上网络的传输延迟和传输效率.基于2D-Torus拓扑结构,提出了一种新的片上网络无死锁路由算法.通过改变数据包在片上网络路由过程中受限制转弯的位置,保证片上网络的自适应路由条件,从而有效降低片上网络的延迟.在FPGA硬件平台上,设计并实现了基于该路由算法的2D-Torus片上网络,并对其进行测试.实验结果表明,基于该路由算法的片上网络,可以满足片上网络多方向数据通信及多路数据并行通信等性能要求.     

层次化片上多核处理器性能研究

层次化片上多核处理器紧耦合多个处理核构成"簇节点",对访存和片上通信的局部性有良好支撑,能有效地缓解片上多核间数据通信带来的通信开销。文章通过构建精细的层次化片上多核处理器仿真器,利用随机任务模型研究"簇节点"大小对系统性能的影响。仿真发现,一定系统规模下,要获得良好的系统性能,层次化片上多核处理器需要在"簇节点"数目与"簇节点"的大小(节点内处理核的数目)之间仔细权衡。     

性能约束下功耗感知的电压频率岛NoC映射

针对支持电压频率岛(VFIs)的片上网络(NoC)功耗优化问题,定义了性能约束的功耗感知NoC映射问题,并提出一种基于遗传、蚂蚁算法融合的优化方法.通过在映射过程中同时考虑计算功耗、VFIs开销功耗及通信功耗,提高了算法的优化能力,降低了系统的总体功耗;通过将遗传算法与蚂蚁算法融合,利用遗传算法的快速搜索能力、蚂蚁算法精确优化能力,使优化算法兼顾了收敛速度和优化效果.实验结果表明:本算法在满足NoC性能要求的前提下,可显著降低VFIs NoC的功耗;具有收敛速度快,优化精度好的特点,适用于求解大规模NoC映射问题.     

异步2D-Torus片上网络自适应路由算法

采用异步电路设计方法学,针对确定性路由算法在异步片上网络实现中遇到的容易阻塞和路由资源浪费等问题,提出了一种适用于2D-Torus拓扑结构的异步片上网络自适应路由算法,并搭建测试平台,对基于该算法的异步片上网络的功能和性能进行分析、验证与测试.结果表明,该算法可以满足路由自适应的要求,有效减小片上网络的路由延迟.基于该算法的异步片上网络可以满足多方向数据通信、多路数据并行通信和数据请求平等仲裁等性能要求,并且可以实现对从节点IP核的访问调用.     

一种低延迟的无虚通道No C容错路由算法

随着特征尺寸的减小,片上网络发生故障的概率显著增加.为了提高片上网络的容错能力,降低网络延迟,提出一种低延迟的无虚通道容错路由算法.该算法在转向模型的基础上,采用旁路结构,保持故障节点在固定方向上的连接,能够有效降低数据包延迟同时应对故障节点任意数量、任意分布的情况. 8×8的2D Mesh NoC的仿真结果表明,相比于参考的两种算法,本算法在单故障且通信负载为30%时,平均延迟分别降低4.35%和20.20%,且在多故障情况下同样具有较好的性能.     

三维片上网络(3D NoC)热感知路由算法研究

近年来,堆叠结构的三维片上网络(3D NoC)逐渐兴起,然而,其高集成度导致了大的功率密度和高的系统温度,也可能会导致系统中出现局部过热节点。3D NoC散热不平衡影响着芯片性能和可靠性。提出将改进后的A~*算法用于3D NoC热感知路由,能够保证跨过节流节点找到一条相对最短且最冷路径。显然,该算法在解决系统热问题上有显著的优势。     

基于片上网络资源节点的通信协议研究

为了克服总线架构的SoC设计方法不能有效解决片内多处理器系统的通信问题,应用NoC(片上网络)将计算机网络技术移植到芯片设计中,提出了一种适宜于片上网络资源节点通信的单向总线架构。借鉴以太网数据帧格式定义了数据传输协议,利用软核处理器MicroBlazer作为主资源节点,Flash控制器和RS232串口控制器作为从资源节点,在Xilinx FPGA开发板上验证了单向总线架构的可行性。该总线易于扩展资源节点,可实现主资源节点对两个及两个以上从资源节点的同时访问。实验证明,本设计单向总线结构简单,资源节点易于扩展,提高数据传输速率,增强系统性能。     

基于三维Mesh片上网络的双链路互连架构

片上网络(network on chip,NoC)作为一种全新的片上互连通信架构,面积受限,却具有丰富的线资源。而且,三维片上网络的层间互连线很短,同时提供了在第三维度上的互连扩展性。根据这些特性,该文提出了一种基于三维Mesh片上网络的双链路互连架构。在垂直方向上,该架构采用双链路互连,使其通信带宽加倍;而且,跨层连接的垂直链路降低了消息传输的路由跳数。这些都带来网络平均延时的降低和最大吞吐量的提高,却仅仅增加一些控制逻辑电路。仿真结果验证了理论分析。与传统的单链路架构相比,该架构以较小的面积开销换取了较大的性能提高。     

基于OpenMP的多核系统并行程序设计方法研究

随着多核处理器被广泛的应用于桌面系统,如何充分利用多核处理器的计算能力,挖掘应用程序的并行性,以充分发挥多核系统的强大计算能力,成为近几年国内外计算机领域研究的热点,多核系统并行程序设计也成为所有专业软件开发人员必须了解和掌握的一项技术.本文阐述了一种以OpenMP为基础的多核并行程序设计方法,研究并提出了两种符合多核系统并行程序设计特征的编程模式:条件同步模式和线程分组竞争模式.实验证明这些方法简单高效.     

片多处理器和对称多核处理器的研究进展

片内多处理器(Chip Multi-Processor,CMP)思想和首个多核结构原型自1996年由斯坦福大学首次提出以来,直到2001年IBM才发布了真正的双核RISC处理器Power4,成为首款采用多核设计的服务器处理器.但是多核处理器进入主流桌面应用,还是从Intel和AMD正式引入多核架构开始的.本文针对片多处理器(Chip Multi-Processor,CMP)和对称多核处理器(Symmetric Multi-Processor,SMP)的研究进展进行综述和分析.首先,概括介绍了国内外片多处理器和对称多核处理器研究的最新进展,并分析了已存在的问题;其次,对片内多处理器和对称多核处理器的研究热点和趋势进行了分析,并指出该领域未来可能的研究方向;最后,对对称多核处理器的主要典型产品以及最新的Sandy Bridge架构做了详细介绍.