深亚微米SOI MOSFET阈值电压特性研究

在建立SOI MOSFET阈值电压模型的基础上,对其阈值电压特性进行了研究,分析了阈值电压与硅膜掺杂浓度、前栅、背栅氧化层厚度、温度的关系.     

高压功率LDMOS阈值电压温度系数的分析

分析了高压LDMOS在-27℃至300℃温度范围内的温度特性,并给出了阈值电压温度系数的计算公式.根据计算结果,可以得到以下结论:高压LDMOS的阈值电压温度系数在相当宽的温区内是一常数;可用温度的线性表达式来计算阈值电压温度系数;薄栅氧化层和高沟道掺杂浓度可减小高压功率LDMOS的阈值电压温度系数.     

pLEDMOS导通电阻及阈值电压的热载流子退化

研究了不同漂移区长度及不同栅场极板长度的厚栅氧化层pLEDMOS器件由热载流子效应导致的导通电阻及阈值电压的退化现象及机理.实验结果表明,增加漂移区长度能改善器件的导通电阻的退化,但加速了阈值电压的退化;增加栅场极板长度可以同时改善导通电阻和阈值电压的退化.借助TCAD仿真软件,模拟分析了不同漂移区长度及不同栅场极板长...     

高栅压低漏压条件下FG-pLEDMOS的热载流子退化机理

针对FG-pLEDMOS施加高栅压低漏压的热载流子应力会使器件线性区漏电流发生退化,而阈值电压基本保持不变,使用TCAD软件仿真以及电荷泵测试技术对其进行了详细的分析.结果表明:沟道区的热空穴注入到栅氧化层,热空穴并没有被栅氧化层俘获,而是产生了界面态;栅氧化层电荷没有变化,使阈值电压基本不变,而界面态的增加导致线性区漏电流发生退化.电场和碰撞电离率是热空穴产生的主要原因,较长的p型缓冲区可以改善沟道区的电场分布,降低碰撞电离率,从而有效地减弱热载流子退化效应.     

功率LDMOS阈值电压温度系数的优化分析

讨论高压LDMOS阈值电压的温度特性,并给出了它的温度系数计算公式.根据计算结果,可以得到以下结论:通过提高沟道掺杂浓度或减少栅氧化层能够降低阈值电压随温度的变化.阈值电压的温度系数可以用温度的线性表达式来计算,从而可以得出功率LDMOS阈值电压的温度系数最优化分析.     

宽温区体硅MOST阈值电压温度特性的研究

本文在深入研究硅费米势和禁带宽度温度特性的基础上,详细探讨了宽温区体硅ＮＭＯＳＴ阈值电压的温度特性及沟道掺杂浓度与栅氧化层厚度对其温芳特性的影响,提出了２９８－５２３Ｋ宽温区体硅ＮＭＯＳＴ阈值电压的γ－α因子温度非线性简化模。该模型的模拟结果与高温ＭＯＳ器件模拟软件ＴＨＭＯＳ的数值模拟结果吻合得很好。     

MOS器件直接隧穿栅电流及其对CMOS逻辑电路的影响

随着晶体管尺寸按比例缩小,越来越薄的氧化层厚度导致栅上的隧穿电流显著地增大,严重地影响器件和电路的静态特性,为此,基于可靠性理论和仿真,对小尺寸MOSFET (metal-oxide-semiconductor field effect transistor)的直接隧穿栅电流进行研究,并通过对二输入或非门静态栅泄漏电流的研究,揭示直接隧穿栅电流对CMOS(complementary metal oxide semiconductor)逻辑电路的影响.仿真工具为HSPICE软件,MOS器件模型参数采用的是BSIM4和LEVEL 54,栅氧化层厚度为1.4 nm.研究结果表明:边缘直接隧穿电流是小尺寸MOS器件栅直接隧穿电流的重要组成成分;漏端偏置和衬底偏置通过改变表面势影响栅电流密度;CMOS逻辑电路中MOS器件有4种工作状态,即线性区、饱和区、亚阈区和截止区;CMOS逻辑电路中MOS器件的栅泄漏电流与其工作状态有关.仿真结果与理论分析结果较符合,这些理论和仿真结果有助于以后的集成电路设计.     

SILC效应机理及其对Flash Memory的影响

随着栅氧化层的减薄,应力感应的薄栅氧化层漏电特性目前已经成为MOS器件的主要可靠性因素。本文对SILC效应的导电机制和组成成分作了简要论述,并重点研究了Flash Memory中的SILC效应。     

槽栅结构SiC材料IGBT的仿真及优化分析

运用半导体物理理论和功率器件模拟软件（SILVACO-TCAD）,研究了新型宽禁带材料SiC槽栅结构IGBT功率半导体器件的电学特性,模拟了不同厚度和掺杂浓度漂移层和缓冲层的IGBT器件的阈值电压、开关特性和导通特性曲线,并分析了漂移层和缓冲层厚度及掺杂浓度对电学特性的影响。结果表明,当SiC-IGBT功率器件漂移层和缓冲层厚度分别为65 μm和2.5 μm,掺杂浓度分别为1×10¹⁵和5×10¹⁵cm^-3时,得到击穿电压为3400 V,阈值电压为8 V。     

对称双栅高斯掺杂应变Si金属氧化物半导体场效应管的二维解析模型

基于扩散、阈值调整和离子注入等工艺过程导致器件的沟道区的掺杂分布不均匀,提出对称双栅高斯掺杂应变硅MOSFET器件,并对其相关特性进行研究。通过对沟道二维泊松方程求解建立该器件结构的表面势和阈值电压模型,分析弛豫SiGe层的Ge组分和掺杂偏差σn对表面势和阈值电压的影响。此外,还对比分析高斯掺杂对称双栅应变硅MOSFET器件和均匀掺杂对称双栅应变硅MOSFET器件的表面势和阈值电压。研究结果表明:阈值电压随应变Si膜中Ge组分的增加而降低;表面势和阈值电压随偏差σn的增加而减小;高斯掺杂对称双栅应变硅MOSFET器件和均匀掺杂对称双栅应变硅MOSFET器件的表面势和阈值电压相差较大,表明非均匀掺杂对器件表面势和阈值电压等影响较大。     

低掺杂多晶硅薄膜晶体管阈值电压的修正模型

对低掺杂多晶硅薄膜晶体管的表面势进行分析,将表面势开始偏离亚阈值区、沟道电流迅速增加时所对应的栅压作为晶体管的阈值电压.考虑到多晶硅薄膜的陷阱态密度为单指数分布,通过对低掺杂多晶硅薄膜晶体管的表面势进行求解,推导出一个多晶硅薄膜晶体管阈值电压解析模型,并采用数值仿真方法对模型进行了验证.结果表明:新模型所得到的阈值电压与采用二次导数法提取的阈值电压相吻合.     

低掺杂多晶硅TFT阈值电压的确定和提取

通过对低掺杂多晶硅薄膜晶体管表面势的分析, 建立基于物理过程的阈值电压模型。当其表面势偏离亚阈值区时沟道电流将迅速增加,将此时所对应的栅压定义为阈值电压。基于多晶硅薄膜的陷阱态密度为单指数分布,通过对表面势进行化简与求解,建立了解析的阈值电压模型。器件数值仿真结果表明,采用二次导数法所提取的阈值电压值与本文所提出的阈值电压模型较好的匹配。     

漂移区槽氧高压SOI-LDMOS器件模型

为了获得SOI-LDMOS器件耐压和比导通电阻的良好折衷,提出了一种漂移区槽氧SOI-LDMOS高压器件新结构．利用漂移区槽氧和栅、漏场板优化横向电场提高了横向耐压和漂移区的渗杂浓度．借助二维仿真软件对该器件的耐压和比导通电阻特性进行了研究,结果表明该器件与常规SOI—LDMOS结构相比在相同漂移区长度下耐压提高了31％．在相同耐压下比导通电阻降低了34．8％．     

杂质纵向高斯分布UTBB-SOI MOSFET的虚拟阴极阈值电压解析模型

采用Sentaurus Process工艺仿真工具,验证了超薄硅膜内单次纵向离子注入并快速热退火后所实现的轻掺杂杂质分布符合高斯规律。设计杂质纵向高斯分布的轻掺杂纳米UTBB-SOI MOSFET,用虚拟阴极处反型载流子浓度来定义阈值电压的方法,为器件建立二维阈值电压解析模型。通过与Sentaurus Device器件仿真结果对比分析,发现:阈值电压模型能准确预测器件在不同掺杂、器件厚度和偏置电压下的阈值电压,正确反映器件的背栅效应,其模拟结果与理论模型相符。     

多晶硅薄膜晶体管的有效迁移率模型

提出一个多晶硅薄膜晶体管的有效迁移率模型.该模型同时考虑了晶体管沟道内晶粒的数目、载流子在晶粒与晶粒间界处不同的输运特性和栅致迁移率降低效应,适应于从小晶粒到大晶粒线性区的多晶硅薄膜晶体管.研究表明:当晶粒尺寸Lg0.4μm时,其有效迁移率主要由晶粒间界控制;降低晶粒间界陷阱态密度可提高有效迁移率;减小栅氧化层厚度可增强栅压对有效迁移率的控制作用;高栅压时出现明显的有效迁移率退化效应.     

Low-voltage organic transistors with an amorphous molecular gate dielectric

Organic thin film transistors (TFTs) are of interest for a variety of large-area electronic applications, such as displays, sensors and electronic barcodes. One of the key problems with existing organic TFTs is their large operating voltage, which often exceeds 20 V. This is due to poor capacitive coupling through relatively thick gate dielectric layers: these dielectrics are usually either inorganic oxides or nitrides, or insulating polymers, and are often thicker than 100 nm to minimize gate leakage currents. Here we demonstrate a manufacturing process for TFTs with a 2.5-nm-thick molecular self-assembled monolayer (SAM) gate dielectric and a high-mobility organic semiconductor (pentacene). These TFTs operate with supply voltages of less than 2 V, yet have gate currents that are lower than those of advanced silicon field-effect transistors with SiO2 dielectrics. These results should therefore increase the prospects of using organic TFTs in low-power applications (such as portable devices). Moreover, molecular SAMs may even be of interest for advanced silicon transistors where the continued reduction in dielectric thickness leads to ever greater gate leakage and power dissipation.     

SITH耐压容量的控制和调节

分析了SITH结构的掺杂电阻率、N－基区厚度、沟道尺寸以及终端结构对正向阻断电压的影响，分析了其横向自掺杂、沟道尺寸、外延层以及相关因素对栅－阴极击穿电压的影响，讨论了如何进行正向阻断电压和栅－阴极击穿电压的控制和调节。