基于ARM和FPGA的雷达伺服控制器设计

高性能雷达伺服控制器是雷迭设计中的一个重要问题。在这篇文章中,采用ARM＋FPGA结构设计了一种高性能的雷达伺服控制器,设计了ARM的最小系统,在这基础上添加了必要的外围设备,包括UART、USB和以太网通信等构成能在上位机的控制下工作的嵌入式系统,简化硬件和软件设计,充分利用FPGA的硬件连接方式和ARM强大的运算和管理能力,使ARM和FPGA二者的优点相结合,兼顾速度和灵活性。实现模糊神经网络PID控制算法。实验仿真表明：该控制算法对系统具有良好的控制效果,在系统的动静态性能和鲁棒性均优于常规PID控制.     

ABS模糊自适应控制器的设计与仿真研究

基于最佳滑移率的ABS自适应控制器要解决的问题有：在制动过程中,滑移率被稳定的控制在目标滑移率附近;自动识别道路附着状况,调整目标滑移率值以达到利用最大道路附着系数的自适应效果.本文在建立车辆单轮防抱死仿真系统的基础上,使用模糊控制,设计了一个基于最佳滑移率的复合式模糊自适应控制器。经ABS系统仿真实验表明,该控制器的控制稳定性、鲁棒性和自适应性均取得了良好的效果。     

基于FPGA的SD卡控制器设计及应用

通过对SD卡物理层协议和Avalon总线协议的研究,设计了一种基于FPGA的SD卡控制器。利用Nios II IDE软件编写驱动函数库,采用自定义组件技术将其作为独立IP核集成到嵌入式监控系统中进行应用测试。实际应用表明该设计使用方便、集成性高、数据传输快速可靠,保证了监控系统中数据存储的实时性和可靠性。     

一款用于多媒体处理的异构多核系统芯片的可测试性设计

随着集成电路工艺的发展,系统芯片（SoC）集成已成为超大规模集成电路的主流设计方法.SoC设计具有强调自顶向下设计、突出设计重用性、重视低功耗的特点,给集成电路的可测试性设计带来了严峻的挑战.本文针对一款用于多媒体处理的异构多核系统芯片DPU-m,提出了一套完整的可测试性设计方案,支持3种工作模式：功能模式、存储器内建自测试模式以及扫描测试模式,并进行了设计实现和评估.针对逻辑电路的可测试性设计,采用自顶向下的模块化设计思想,提出并实现了一种分布式与多路选择器相结合的测试访问机制,实验结果表明,DPU-m逻辑电路单固定型故障的测试覆盖率为98.58%,满足设计方要求;针对实速时延测试的需求,设计并实现了基于片上时钟生成器的时钟控制单元,可在片上支持不同时钟域、6种时钟频率的实速时延测试;针对存储器电路的自测试,设计并实现了串并行结合的存储器内建自测试结构,在最大测试功耗的约束下有效地减少了测试时间;进一步设计了顶层测试结果输出电路,满足了设计方要求的诊断分辨率,若以100 MHz的频率进行测试,测试时间为14 ms.