千兆以太网物理层时钟产生/倍频单片集成电路设计

给出了一个基于TSMC 0.18 μm CMOS工艺设计的千兆以太网物理层时钟产生/倍频单片集成电路.芯片采用电荷泵结构的锁相环实现,包括环形压控振荡器、分频器、鉴频鉴相器、电荷泵和环路滤波器等模块,总面积为1.1 mm×0.8 mm.采用1.8 V单电源供电,测得在负载为50 Ω时电路的输出功率大于5 dBm.芯片在PCB板上键合实现锁相环路的闭环测试,测得锁定范围为130 MHz;当环路锁定在1 GHz时,振荡器输出信号的占空比为50.4%,rms抖动为5.4 ps,单边带相位噪声为-124 dBc/Hz@10 MHz.该电路适当调整可应用于千兆以太网IEEE802.3规范 1000BASE-X的物理层发信机设计.     

基于HDMI视频信号接收的电荷泵PLL设计

介绍了一种实现HDMI中数字视频信号接收的方法,设计并实现了一种新的用于HDMI中像素数据和时钟信号恢复的电荷泵锁相环;通过V-I电路的改进降低了压控震荡器的增益,改善了控制电压的波动对压控震荡器频率的影响,从而减小时钟抖动;采用频率检测电路对输入时钟信号频率进行自动检测分段,可实现大的频率捕获范围,从而实现了对高达UXGA格式的数字视频信号接收;采用Hspice-RF工具对压控震荡器的抖动和相位噪声性能进行仿真,SMIC0.18μsCMOS混合信号工艺进行了流片验证,测试结果表明输入最大1.65Gbit/s像素数据信号条件下PLL输出的时钟信号抖动小于200ps.     

一种用于锁相环的正反馈互补型电荷泵电路

给出了一种新型的互补型电荷泵电路．采用正反馈技术,电路由CSMC1．2μm CMOS工艺实现,可工作在2V的低电压下．Spectre仿真结果显示,电荷泵的工作频率为100MHz时,功耗为0．08mW,输出信号的电压范围宽(0～2V),电路速度快,波形平滑,抖动小,在不增加电路功耗的前提下消除了传统电荷泵电路的电压跳变现象．该电荷泵电路可以很好地应用于低电源电压、高频锁相环电路．     

高速数据采集系统时钟抖动研究

研究了数据采集系统时钟抖动、ADC量化噪声以及ADC微分非线性与信噪比的关系．通过合理的假设，利用自相关和功率谱密度的关系，推导出了信噪比与抖动和噪声的数学公式．并建立仿真模型，验证该公式．结果表明，在输入信号频率比较高的时候，信噪比以20dB／倍频下降，时钟抖动决定了20dB／倍频下降的起始位置．     

利用ADC测量皮秒量级时钟抖动大小及分布

研究了时钟抖动与正弦信号的采样序列之间的关系,并在正弦信号参数估计法的基础上,提出一种利用ADC采样测量皮秒量级的时钟抖动大小和分布的新方法．同时,还从理论上分析了参数估计误差和信号幅度噪声对测量时钟抖动的影响,并进行了仿真验证．结果表明,采用参数估计测量法测量时钟抖动,不但能够准确地测出抖动的大小,而且能够测出抖动的分布．     

一种基于累积分布函数的抖动测量方法

提出一种基于累积分布函数(CDF)的抖动测量方法, 以解决在测试高频时钟信号抖动中遇到的延迟器件不匹配、占用芯片面积过大和受高频振荡信号限制等问题。采用65 nm CMOS工艺完成了测试电路的设计和功能模拟, 模拟结果表明该电路可用于测量2.5 GHz时钟抖动值, 抖动测量精度达到1 ps。     

基于自给时钟的高精度Sigma-Delta ADC设计

为了在电源管理芯片中完成高精度、低功耗的模数转换,提出了1种自给时钟的增量型Sigma-Delta模数转换器(ADC).该ADC由2阶Sigma-Delta调制器结构组成,使用基于过零检测的开关电容积分器代替了基于运算放大器的开关电容积分器,又通过2阶积分器电路的相互触发产生自给时钟,从而无需外部提供时序信号.该ADC使用0.5μm CMOS工艺,在运行500个周期时可以获得的信号噪声失真比(SNDR)为90.06 d B,有效精度为14.66位,转换时间小于330μs,在5 V供电下功耗为0.317 m W.在保持Sigma-Delta ADC较高精度的同时,通过采用基于零点检测的电路减少了所需的外围电路,从而节省了面积.     

用于偏置电路的低纹波电荷泵设计（英文）

提出了一种低电压CMOS工艺下用于偏置电路中的低漏电流电荷泵电路设计.漏电是输出纹波的主要来源,引入两个不同频率的时钟,通过控制电荷转移器件的开关交替动作来抑制反向漏电流.与传统设计相比,在每级电荷泵单元中增加了两个额外的MOS管,用于维持电荷泵单元中每个晶体管的衬底电位.详细分析了时钟和寄生所引入的非理想效应,并在0.35 μm工艺下设计了一款电荷泵电路.仿真结果表明,所提出的9级电荷泵在1.4 V电源电压下能够实现13.4 V直流输出和0.17 mV纹波电压.这种电荷泵结构具有更好的噪声性能,可用于给传感器电路提供稳定的电压偏置.     

可用于快速稳定PLL的低时钟抖动VCO设计

设计了一种基于电流控制逻辑（CSL）架构的650MHz环型压控振荡器(VCO),对传统的共源共栅结构偏置电路作了进一步的改善,加了一个电压增益较大的放大器构成有源负反馈以提高抗电源噪声的能力.同时也提出了一种阻尼因子控制电路结构,使该VCO可用于快速稳定的锁相环(PLL).该VCO采用和舰0.18μm双阱CMOS工艺仿真,在频率为20MHz、峰—峰值为200mV的高频电源噪声下,其峰-峰抖动和RMS抖动分别为22.649ps和7.793ps。该VCO输出频率为650MHz,占空比约为52%,增益(Kvco)为925.88MHz/V,线性度良好,在1.8V的直流电源下功耗约为0.7mw。     

高性能电荷泵的锁相环电路

为满足锁相环电路高稳定性、低功耗的要求,提高其整体性能,通过对普通型电荷泵锁相环电路模块的改进,设计了一种高性能差分型电荷泵锁相环。该电路包括鉴频鉴相器、分频器、差分电荷泵和压控振荡器的电路结构。仿真结果表明：该差分型电荷泵锁相环的锁定时间为10μs、频率抖动为0.0002MHz、周期抖动为2 ps,与普通型电荷泵锁相环相比,可达到快锁低抖的目的。