一种新型的抗PAA攻击的双轨预充电电路逻辑

在诸多抗功耗分析攻击的设计方案中,电路级的对抗设计主要是通过平衡芯片在运行不同逻辑运算时所产生的功耗,消除数字电路中功耗与其所存储和计算的信息的相关性,从根本上消除功耗分析所依赖的功耗-数据相关性的物理基础.文章在研究和分析双轨预充电逻辑的基础上,提出了一种新型低功耗、低成本的功耗平衡抗攻击门电路设计,并进行了实验验证.     

CMOS门电路的功率与数据相关性

为了研究电路实现形式对密码芯片抗“功耗分析攻击”能力的影响,考察了CMOS门电路的交流馈通对电源电流的影响,输入组合对电路充放电网络的影响以及静态电流的数据相关性。对静态逻辑、N/P型动态逻辑和差分Domi-no逻辑的这3种信息泄漏机制进行了具体分析,并对这4种逻辑的2输入与门和或门进行了仿真。静态电路和普通动态电路不同输入变化对应的电流曲线间的最大差值都大于60μA,而差分Domino电路的所有电流曲线之差小于2μA。结果表明:采用N型Domino逻辑,并使数据输入只在时钟为高时有效,相对于其他逻辑功耗信息泄漏要小。     

椭圆曲线密码ML算法电路实现的功耗攻击

针对有限域GF(2'163)上椭圆曲线密码(ECC)的ML算法电路.实现了一种简单有效的差分功耗分析(DPA)方法.该方法结合单密钥多数据攻击,按密钥比特对功耗轨迹分段差分运算.基于功耗仿真的实验结果表明:仅对单条功耗曲线进行差分分析就能够以极短的时间恢复出密钥比特,从而证明ECC的ML算法实现只具备抗时间攻击和抗简单功耗分析攻击效果,却不能对抗DPA攻击.     

高速低功耗CAM核心电路的设计

设计了一种新型高性能的CAM(content addressable memory)单元.将差分互补电路应用于CAM存储单元的比较电路中,得出差分互补CAM存储单元,并对预充电电路、放大电路进行设计.电路采用0.18 μm CMOS标准工艺来实现,在HSPICE的平台下进行仿真.仿真结果表明,对于64×64的差分互补CAM,最快的比较时间为331 ps,最慢比较时间为762 ps,总的功耗为17.8 mW.     

RSA差分功耗分析攻击及防护措施

为了成功实现对RSA密码芯片的破解,从密码芯片的功耗泄漏机理入手,研究了差分功耗分析理论,针对RSA密码算法进行了差分功耗分析实验,验证了差分功耗分析对破解RSA密码算法的可行性,并提出了基于随机扫描的掩模模幂算法作为抵御差分功耗分析的防护措施。     

一种用于DPA防御的电流平整电路设计

为提高密码芯片抵抗差分功耗分析(DPA)攻击的能力,提出了一种用于DPA防御的新型电流平整电路.电路设计基于0.18 μm CMOS工艺,包括电流检测和电流注入补偿2个模块,占用芯片面积9×103 μm2.仿真结果表明:该电路能够在较宽的频率范围内有效工作,可以将电源端的电流变化削减90％左右,增加了DPA攻击的难度;与算法级或逻辑级的DPA防御措施相比,该电路独立于密码算法,几乎不影响密码芯片原有设计流程,能够在设计的最终阶段作为附加电路与原有密码算法核心电路配合使用,提供晶体管级DPA防御方案.     

基于FPGA平台的电路级抗差分功耗分析研究

研究DPA攻击方法以及相应的电路级防护技术, 提出在FPGA (现场可编程门阵列)上实现WDDL的设计方法以及适用于FPGA的对称布线技术, 随后在FPGA 平台上实现一个4 位加法器并进行功耗分析。实验结果表明, WDDL电路的功耗波动比普通电路有较明显的下降。WDDL结构以一定的芯片面积为代价, 可有效降低FPGA功耗与数据的相关性, 具有较好的抗DPA (差分功耗分析)攻击性能。     

CMOS集成电路设计中的功耗优化技术

对近年来发展起来的ＣＭＯＳ（互补型金属－氧化物－半导体）集成电路的各种低功耗设计方法进行了分析和比较。阐述了在电路级、逻辑级、寄存器传输级以及行为级。算法级和系统级等不同层次上的功耗优化的理论和方法,并且对在各个层次上功耗优化所能达到的功耗改善的极限以及可改进的潜力作了进一步的探讨。     

针对高级数据加密标准的最大差分功耗分析

在讨论AES功耗模型的基础上,提出了一种新的最大差分功耗攻击(MDPA)的方法.算法对被攻击的部分明文用猜测的密钥进行变换,采用差分的方法去除噪声,比较由变换后的明文和正确密钥产生的一组功耗值,通过寻找最大功耗值得到正确的密钥.采用MDPA方法和相关功耗分析的方法对AES进行了仿真攻击实验,结果证明了本文所提方法的有效性,同时也显示MDPA方法能够以合理的攻击代价显著增强相关功耗分析攻击的效果.     

用于安全集成电路的三相单轨脉冲寄存器

基于三相位求值模式提出了一种三相单轨脉冲寄存器(TSPR),该寄存器可在时钟边沿到来之后依次完成放电、充电、写入三个操作.由于输出节点在每个周期内经历一次充电和一次放电操作,因此所有数据处理过程都具有相同功耗,达到了单元功耗与处理数据无关的目的.仿真验证表明TSPR逻辑功能正确,并且具有小于1.73%的归一能量差.进一步采用TSPR实现高级加密标准(AES)算法中的8位S盒结构以验证其抗差分功耗分析(DPA)攻击能力.实验结果证明:TSPR可以将正确密钥与功耗之间的相关性系数降低81.82%,有效地减少数据处理过程中的信息泄露,提高电路的抗攻击能力.     

基于遗传算法的组合电路最大功耗估计

用遗传算法来选择具有高功耗的输入模型,对电路进行仿真,实现组合电路的最大功耗估算。同时给出了基于统计的逻辑模拟最大功耗估计方法。基于ISCAS85基准电路的仿真表明,该方法在大规模门数时具有明显的优势,估算精度较高,且计算时间基本上电路逻辑门的线性关系。     

基于SABL的抗DPA攻击可重构加法器设计

差分功耗分析(Differential Power Analysis,DPA)通过分析密码器件处理不同数据时的功耗差异来盗取密钥。运用具有功耗独立特性的灵敏放大型逻辑(Sense Amplifier Based Logic,SABL)设计密码器件可以有效防御DPA攻击。通过对SABL电路与传统加法器原理的研究,提出了一种能够抗DPA攻击的可重构加法器设计方案。首先,结合SABL电路特点得到具有抗DPA攻击性能的加法器电路;然后利用控制进位方式构成可重构加法器,支持4个8位数据或2个16位数据的加法运算。Spectre模拟验证表明,该加法器逻辑功能正确,与传统加法器相比功耗独立性能提升了97%,防御DPA攻击性能明显。     

一种高频低功耗ECL逻辑到CMOS逻辑转换电路

采用NPN、PNP两种类型的双极晶体管以及反馈技术,设计了一种高频、低功耗ECL到CMOS逻辑的转换电路.HSPICE模拟结果表明：电路最高工作频率可以达到2.5 GHz,转换延迟不超过120 ps,功耗小于15 mW.     

基于RTL级的数字电路功耗分析

研究从RTL级分析数字电路的功耗。应用信息论中熵的概念计算由VHDL描述中抽象出的电路模型的功耗,并考虑输出之间的相关。分别对单输出和多输出情况进行了分析,最后得到一个考虑相关的近似功耗估算公式,将熵与电路功耗结合起来能够比较精确地估算电路功耗。     

基于walsh谱的功耗分析建模及仿真研究

功耗分析能有效析出内嵌AES密码芯片的密钥,为了证明AESS盒和功耗分析内在联系,找到防范功耗分析的办法,该文通过分析AES差分功耗分析和相关功耗分析建模原理,结合walsh谱的分析方法,提出基于walsh谱的功耗分析的新方法,证明了分组密码布尔函数非线性度越高,密码防范功耗分析能力就越弱的结论.实验表明,相对差分和相关功耗分析而言,基于walsh谱的功耗分析有效提高了析出密钥的效率和精度.图3,表1,参8.     

模/ 数混合集成电路中的数字开关噪声分析

本文分析了静态CMOS逻辑开关在模 数混合集成电路中的开关特性、噪声特性、功耗及功耗延迟积等对其性能的影响 ,并提出用电流控制逻辑结构代替静态CMOS逻辑 ,实现低电压工作性能和峰值噪声电流下降     

锁相环高性能电荷泵电路的设计

设计了一种新型电荷泵电路,该电路采用了差分反相器,可工作在2 V的低电压下,具有速度快、波形平滑、结构简单、功耗低等特点.HSpice仿真结果显示,电荷泵的工作频率为10 MHz时,功耗仅为0.1 mW,输出信号的电压范围宽(0~2 V).该电路可广泛应用于差分低功耗锁相环电路中.     

一种有效降低扫描结构测试功耗的方法

提出了一种有效降低扫描测试功耗的设计方案.通过增加逻辑门结构来控制测试向量移入阶段扫描链上触发器翻转向组合逻辑电路的传播.同时,设计了时序优化算法以保持电路其他性能不发生大的改变.实验结果显示:通过采用ISCAS89基准测试程序进行分析,优化前无用动态功耗值约占总功耗的19.84%,优化后整体测试功耗降低约23%,有效地降低了无用动态功耗,并且此方案容易在已有的设计流程里实现.     

一种基于电压控制的扫描测试功耗优化方法

提出了一种通过电压控制来实现扫描测试低功耗优化的方法(压控法).该方法主要采用插入门控晶体管来控制组合逻辑单元供电,从而有效地解决了在扫描测试移入过程中测试信号向组合逻辑的无用传播,由于组合逻辑的供电受到控制,因此压控法不仅有效降低了无用的动态功耗,同时也大大降低了由于供电所产生的漏电静态功耗.而且门控晶体管的插入对于...     

一种应用于低功耗SRAM的新型预充电策略(英文)

针对传统预充电技术在SRAM每次读操作前都要进行预充电的方式,提出了一种新型的SRAM间歇式预充电技术,即只在位线电压较低时才充电的策略.该技术在面积不变的前提下降低了SRAM的读功耗,并且成功应用于8 KB 4路组相连cache中.为了精确验证该技术,将cache中的tag部分21×128 bit SRAM阵列及外围电路,分别采用传统预充电技术和该预充电技术进行单独仿真.Hspice的仿真结果表明,在SMIC0.18μm工艺下,工作频率为250 MHz,电源电压为1.8 V时,该技术在连续读操作过程中可以在保证读出结果正确的前提下,比传统方式节省大约24.4%的读功耗.