嵌入式系统的适应性显式并行指令技术

利用可重构技术可以显改善系统的性能。重点分析探讨了支持可重构技术的适应性显式并行指令技术(AEPIC)的系统模型。该系统模型由一个显式并行指令技术(EPIC)处理器和一个精细且可动态重构结构紧密连接而成，其特点在于支持动态可重构和指令合成，因此可以为不同的应用程序提供不同的动态指令集。通过AEPIC模拟器和可重构硬件XilinxFPGA进行模拟分析以验证其有效性。实验结果表明：比起显式并行指令技术，此系统模型能够以同样的运行频率得到更高的运行速度。     

可编程语音压缩专用处理器设计

为了提高通信系统的保密性,降低制造成本,需要进行专用处理器的设计。基于正弦激励线性预测(SELP)算法模型,设计了一款多速率语音专用处理器。芯片使用可重构体系结构和超长指令字(VLIW),优化了高复杂度函数。仿真结果表明:该处理器对0.6kb/s速率SELP算法的执行效率明显优于通用数字信号处理器(DSP)。处理器内部程序数据外部不可见,指令并行度显著提高,常用函数可被修改,从而达到高保密性、低复杂度、易开发性。     

CERCIS:一种视频媒体编解码片上系统的设计实现

基于面向特定应用的可配置处理器架构及其设计方法,设计并完成了一种视频媒体编解码片上系统芯片,它具有通用数字信号处理器的柔性编程及特定目标应用时的高性能等特点。该视频编解码片上系统由编码和解码2部分组成,编码和解码部分都采用相同的媒体信号处理架构。媒体信号处理编码、解码架构中分别包含一个8发射超长指令字数字信号处理器核,还包括实现视频媒体应用的专用数据传输单元,变长编解码单元以及接口单元,可以完成H.263视频媒体编码和解码。在0.13μm工艺库下模拟验证表明,该片上系统在17MH z工作频率下可完成15帧/s QC IF图像的H.263编码,在10MH z工作频率下可完成15帧/s QC IF图像的H.263解码。     

动态可重构众核处理器仿真平台设计

针对众核处理器,提出了一种基于计算资源划分机制的动态可重构技术.该技术以虚拟计算群为核心,设计了基于硬件支持的动态可重构子网划分和动态可重构的Cache一致性协议以及动态在线的计算资源调度算法,并对系统级多核仿真平台Gem 5进行了扩展.同时,采用实际测试结果验证了众核处理器中动态可重构技术的有效性.结果表明,动态可重构技术可以提高众核处理器的资源利用率,实现动态可重构的Cache一致性协议以及单一矩形物理子网覆盖的子网划分机制.     

基于FPGA的动态部分可重构高性能计算实现

针对大规模集群系统中的加速计算阵列或工作组内加速计算节点资源共享模式,提出了一个通用处理节点通过网络互联动态部分可重构计算节点的高性能计算体系架构,设计实现了一种基于FPGA的动态部分可重构计算节点,该动态部分可重构计算节点具备动态部分重构能力,可以根据应用需求动态加载不同的计算功能单元.基于Avnet的Virtex-4开发板,实现了基本硬件结构和动态部分可重构计算节点硬件原型,在此基础上生成全局配置数据文件及计算功能单元对应的部分配置数据文件,实现了动态部分可重构计算节点上的软件系统及远程访问接口库.实验结果表明,该设计以较小的资源实现了较多的功能,动态部分可重构计算节点可以很好的完成计算任务,并能有效地提高系统性能.     

混合式可重构数字多核并行处理器平台

一种高性能、RISC-VLIW融合的多核、可重构数字媒体处理器已经从专利发明顺利形成了一个先进的数据处理器设计平台(Digital Multi-processor Platform)。研发的结果体现若干先进处理器技术的融合。(1)应用:低功耗并行运算处理覆盖数字信号处理(DSP)、数字媒体处理(DMP)和超级并行处理器(SPP)的应用扩展领域;(2)体系结构:精简指令(RISC)和超常指令字(VLIW)处理器融合于同一个可配置的平台;(3)运算能力:处理器群调用异构的通用处理器核,使用两类处理器核实例:通用处理器核(包括ALU等的通用运算)和专用处理器核(包括DDCU的用户自定义运算核);(4)可配置和可重构:硅编译器、SoC集成工具、用户自定义运算单元、多核间的和槽内的流水线、包括运算单元的现场编程;(5)设计自动化平台:专用工具用于设计、分析与验证;与商业电子自动化设计(EDA)流程接口;(6)产品模式:硅知识产权(Silicon IP)、通用处理器芯片系列(IC Series)、定制单片系统(SoC)。命名为Fusion的融合式数字多核处理器平台把数个先进处理器技术集成到一个统一的体系结构和设计环境之中...     

一种可重构处理器的设计

以主流FPGA为平台设计了一个可重构处理器．该处理器在与现有处理器内核全兼容的基础上,把指令总线和数据总线作为可重构部件的扩展接口,具有简单可靠的部件指令扩展规则、数据通讯方式和部件识别机制．重构操作的工作方式、数据保护机制也在设计中被充分考虑。     

基于可重构计算技术的图像分类系统研究

考虑到图像分类方法是计算密集型算法,设计使用可重构方法对图像分类系统加速.再由纹理参数本身的特性,利用基于差异的动态重构方法以有效利用芯片.实验表明,所设计的图像分类系统与通用处理器相比,显著减少了分类时间;同时在不增加运行时间的前提下,与传统实现方法相比,能更有效地利用芯片面积.     

基于ASIC的128点FFT处理器的设计

所研究的芯片是128点定点FFT处理器,该处理器主要应用于超宽带无线通信系统.采用一种适合于128点快速傅里叶变换(FFT)的混合基-22/2的按频率抽取算法,并在此基础上设计一种并行运算与流水线结构相结合的硬件系统.详细描述了系统状态机的设计,最终实现了一个满足时序和设计工艺要求,达到了以下指标:工作频率66 MHz,芯片面积3.54 mm2,功耗为71.6 mW的高性能的FFT的IP处理器核.     

基于NIOS II的3DES加密系统设计

在嵌入式加密系统中,为提高3DES算法的运算速度,提出了一种基于NIOS Ⅱ处理器实现3DES算法的设计方案。通过向NIOS Ⅱ处理器指令集增加自定义指令的方法,简化了硬件实现的复杂度,提高了软件处理的运算速度。为保证系统的安全可靠性,提出了一种密钥管理和权限管理体制。使用QuartusⅡ开发工具完成系统的设计综合。在Visual Studio测试环境下,使用66.6 MHz的系统工作时钟测得系统的3DES加解密运算速度最高可达96 Mbit/s。结果表明,该系统稳定、可靠,且具有较好的应用前景。     

转移预测技术在高性能微处理器设计中的应用

在现代高性能处理器的设计中,需要采取各种技术来提高指令吞吐率以提高性能.首先简要介绍了流水线以及常见的指令转移预测技术,比较了各种不同的技术的优缺点和适用范围,最后对转移预测技术的发展作了展望.     

采用双指令全息系统记录瞬态过程的研究

介绍一种采用双指令红宝石激光全息系统记录瞬态过程的方法以实现动态曝光的预置,同时论述该法的可行性并给出其工作原理及试验结果。     

基于FPGA的嵌入式PLC微处理器设计

目前利用FPGA设计高性能的嵌入式处理器已经成为SOC设计的重要部分,对一种基于FPGA芯片的嵌入式PLC处理器进行了研究和设计,并采用了基于VHDL语言的自顶向下的模块化设计方法,顶层设计使用原理图输入.最后用QuartusⅡ进行仿真,给出了主要仿真结果.实验表明,该处理器能准确且快速的响应嵌入式PLC的逻辑指令,且较传统的PLC处理器更灵活,集成度更高.     

基于TMS320LF2407A的32位除法算法研究

由于TMS320LF2407A数字信号处理器芯片的定点特性,没有提供除法运算指令,而实际工程中无法避免除法运算需求。根据移位指令和减法指令,本文提出了32位除法的算法原理,并给出了该原理的流程图,然后通过实验证明,该算法是正确的和有效的。     

超长指令字DSP处理器的共享寄存器堆设计

共享数据寄存器堆设计是超长指令字DSP处理器实现的难点.它的访问延时成为处理器的关键延时之一.在一高性能超长指令字DSP处理器的设计中,通过对传统单周期读写寄存器堆的设计方案进行深入的分析和研究,优化关键路径,设计出双周期读写结构的寄存器堆.通过电路实现比较后证实,双周期方案在减少27%访问时间的同时减少23%的面积.     

基于粗粒度可重构处理器的浮点乘加算法

在粗粒度可重构处理器中,往往采用以定点代替浮点或嵌入专用的浮点计算单元的方式来处理应用中的浮点运算,从而导致在面对大动态范围运算时精度不够,造成系统面积与功耗的增加.本文提出了一种在通用粗粒度可重构处理器上用定点运算单元实现浮点乘加运算的方法,采用8个可重构处理单元实现1次乘或加的浮点运算,该方法不仅兼容了IEEE-754的单精度浮点标准而且没有增加任何浮点运算硬件.在模拟器上对系统性能进行测试,使用本文的方法,在通用粗粒度可重构处理器上实现浮点乘法运算性能提升2.09倍,浮点加法运算性能提升1.68倍.     

部分可重构系统布局的一种新算法

针对动态部分可重构系统的瓶颈,即布局算法必须在保证运行速度的基础上,尽可能增加可重构芯片利用率的问题,提出了一种布局算法KVIT(keeping the vertexes information of tasks).其核心思想是尝试将新到达的硬件任务放置在已布局硬件任务的顶点处,并通过对可重构芯片内部计算单元进行编码迅速判断新任务是否可放置在该顶点.该算法的时间复杂度为O(N),N是可重构系统中当前运行的硬件任务的数目.仿真实验结果表明,KVIT算法的布局质量与现有的O(N2)时间复杂度布局算法基本一致,而其执行速度则明显高于已有算法.     

多发射处理器的指令调度算法研究

RISC体系作为精简指令集计算机的兴起,使得多发射处理器的指令调度算法成为研究热点。本文从程序块划分和执行角度,讨论了多发射处理器的指令调度算法,介绍了几种局部指令和全局指令调度的影响力较大的算法。它们通过指令调度的优化,提高多发射处理器内部功能部件的执行并行性。本文还给出了进一步研究方向,构造多发射结构多处理器并行处理系统,实现处理器之间的并行技术和处理器内部的并行技术的整合。     

一种降低流水化指令缓冲存储器泄漏功耗的设计方法(英文)

流水化的指令缓冲存储器通常被用于高频率处理器中,以提高取指带宽。然而,在以往的研究工作中,对流水化指令缓冲存储器的泄漏功耗问题关注较少。在工作中发现流水化的指令缓冲存储器较之传统的指令缓冲存储器能够更好的提供降低泄漏功耗的机会。通过这一观察,提出根据取指地址的要求来动态管理指令缓冲存储器中行的活动——仅仅使需要访问的行处于正常活动状态,而其他行均被控制在低电压模式下,从而大幅度降低这些行的泄漏功耗。通过模拟评测发现,该方法使流水化的指令缓冲存储器的泄漏功耗降低了77.3%,而处理器的性能损失仅为0.32%。     

一种降低流水化指令缓冲存储器泄漏功耗的设计方法

流水化的指令缓冲存储器通常被用于高频率处理器中,以提高取指带宽。然而,在以往的研究工作中,对流水化指令缓冲存储器的泄漏功耗问题关注较少。在工作中发现流水化的指令缓冲存储器较之传统的指令缓冲存储器能够更好地提供降低泄漏功耗的机会。通过这一观察,提出根据取指地址的要求来动态管理指令缓冲存储器中行的活动--仅仅使需要访问的行处于正常活动状态,而其他行均被控制在低电压模式下,从而大幅度降低这些行的泄漏功耗。通过模拟评测发现,该方法使流水化的指令缓冲存储器的泄漏功耗降低了77.3%,而处理器的性能损失仅为0.32%。