频率合成解决方案

介绍几种常见的频率合成方案,着重分析PLL频率合成及DDS频率合成的工作原理,分别介绍了两种频率合成集成电路的应用并进行了对比。     

一种低杂散可快速扩频的频率合成器的设计与实现

将DDS和PLL技术在频率合成方面的优缺点相结合,设计实现了低杂散、快变频、可数字扩频的频率合成器,其测试结果及频谱图均优于传统的PLL频率合成器或单纯的DDS频率合成器.     

PLL频率合成器芯片MC145157—2及其应用

介绍了ＰＬＬ频率合成器芯片ＭＣ１４５１５７２的性能及其在锁相环电路中的应用     

L,S波段宽频带、低相噪混频锁相频率合成器

分析了宽频带、低相噪锁相频率合成器的设计方法,并给出宽频带、低相噪频率合成器的设计方案.采用分段混频分频PLL频率合成器,实现了基于大规模锁相集成芯片Q3236的宽带锁相频率合成器.其输出频率为1 000～2 160 MHz,频率步进20 MHz,相位噪声优于-98 dB/Hz(偏离载频1 kHz处),杂散抑制优于60 dB,输出功率Pm＞8 dB.测试结果表明,该设计有效地扩展了信号带宽,达到了极低的相位噪声.     

基于DDS的频率合成技术的应用

直接数字频率合成器(DDS)是将先进的数字处理理论与方法引入频率合成的一项新技术.本论文以AD9851芯片为核心构成的正弦波信号发生器,可以输出高分辨率、高稳定性的正弦信号,同时还可以实现频率调制(FM) 等功能.     

基于DDS和PLL技术实现的L波段高码速率(16Mb/s)MSK调制源

本文介绍了一种实现MSK调制信号的方法。该方法结合了DDS和PLL技术的特点,采用二次混频方案,实现了码速率达16Mb/s的L波段(1030MHz和1090MHz)MSK调制信号源。文中对调制后的信号质量进行了测试,并通过测试结果对DDS系统时钟与FPGA系统时钟同步的重要性进行了说明。测试结果表明该信号源的EVM RMS值最大为6.7%(在1030MHz时测得),最小仅为2.3%(在1090MHz时测得),并且当DDS系统时钟与FPGA系统时钟同步时,其调制信号的信号质量要大大优于两者不同步时的信号质量。     

频率合成技术综述

介绍各种频率合成技术,并详细分析了直接频率合成、间接频率合成、直接数字频率合成、混合频率合成等技术的优点与缺点。     

一种新的频率合成方法

提出了一种新的频率合成方法，该方法的基本思想是，按照一种特定算法，对于每一个所需的输出频率，对数字锁相环的可程控反馈分频器设置一组不同的分频系数，以使环路鉴相器输出端干扰的频率与频率分辨率相互独立，从而便可同时获得高的频率分辨率和较大的环路带度。     

基于DDS＋PLL频率合成技术的跳频信号源研究

本文分析了DDS与PLL的工作原理和基本结构,提出以DDS直接激励PLL的频率合成方法,给出了DDS模块、PLL模块和控制单元模块的硬件选择和具体电路设计方法。通过在EDA软件环境下进行设计及仿真,最终利用EPM570T100C、AD9910、ADF4113和ROS-1250W等芯片完成了跳频信号源硬件电路设计。经测试分析,DDS＋PLL的频率合成器可输出840~960MHz、频率分辨力小于1Hz的频率信号,适用于高速跳频通信系统。     

DDS频率合成器的应用

用AD9850频率合成器、PIC1 6C65单片机、2 4LC0 1存储器等组成电力载波通信测试仪 充分发挥了DDS数字频率合成技术的优点 ,也发挥了PIC单片机I/O口多、指令速度快、外围元件少的优点 为提高研制质量、减少体积、降低成本提供了便利途径     

钇铁石榴石振荡器的S波段频率综合器的设计

针对现代雷达系统以及一些精密测量仪器所需要的超宽带、微小步进、低相位噪声本振源的问题,提出了一种采用钇铁石榴石振荡器为主的锁相环内插直接数字频率合成器方案.实现了S波段2～4 GHz频率范围内微小步进频率源的研究与设计.实验表明：采用钇铁石榴石振荡器频率综合器的相位噪声与动态范围都优于采用一般压控振荡器的频率综合器.     

CMOS锁相环频率合成器系统设计

在归纳总结现代集成电路Top-Down的设计流程的基础上,从系统的角度出发,提出电荷泵锁相环频率合成器系统参数的设计方法。并应用Matlab和Verilog-A对锁相环频率合成器系统进行建模和仿真。结果表明,系统参数满足设计要求,为晶体管级设计和物理版图设计提供坚实的基础。     

基于FPGA的直接数字频率合成信号发生器的设计

介绍了利用现场可编程逻辑门阵列(FPGA)实现直接数字频率合成信号发生器(DDS)的原理,重点介绍了DDS技术在FPGA中的实现方法以及数控振荡器(NCD)的ROM查找表设计和相位累加器设计,给出了采用FPGA芯片进行直接数字频率合成信号发生器的仿真结果以及系统顶层设计原理图.     

宽带快速跳频频率综合器的设计与实现

具有高稳定高频率转换速度的宽频带频率综合器是现在电子战系统的关键技术之一。采用最新的直接数字频率合成技术作为频率综合器的频率源可产生高速、高稳、高精、低噪的参考频率,使用倍频器提升频率和带宽,用高速DSP作为伪码计算和控制字发生器以及FPGA作为系统控制核心,可设计出一款跳频速度很快的宽带跳频频率综合器;还给出了高速PCB板设计的关键技术。     

Ka波段捷变频频综设计

介绍一种Ka波段捷变频频综的设计方案。该频综主要基于DDS芯片AD9858,采用微波锁相、毫米波倍频和上变频等方法实现。在34.475GHz±650MHz频率范围内,捷变频带宽为500MHz,频率捷变速度为5μs,相位噪声优于-80dBc/Hz@1kHz,输出功率大于10mW,波动小于1.3dB。     

A 5.3-GHz 32-bit accumulator designed for direct digital frequency synthesizer

A 32-bit pipeline accumulator with carry ripple topology is implemented for direct digital frequency synthesizer.To increase the throughout while hold down the area and power consumption,a method to reduce the number of the pre-skewing registers is proposed.The number is reduced to 29% of a conventional pipeline accumulator.The propagation delay versus bias current of the adder circuit with different size transistors is investigated.We analyze the delay by employing the open circuit time constant method.Compared to the simulation results,the maximum error is less than 8%.A method to optimum the design of the adder based on the propagation delay is discussed.The clock traces for the 32-bit adder are heavily loaded,as there are 40 registers being connected to them.Moreover,the differential clock traces,which are much longer than the critical length,should be treated as transmission lines.Thus a clock distribution method and a termination scheme are proposed to get high quality and low skew clock signals.A multiple-type termination scheme is proposed to match the transmission line impedance.The 32-bit accumulator was measured to work functionally at 5.3 GHz.     

宽频带数控频率合成器

根据频率合成技术，介绍一种宽频带数控频率合成器，对集成锁相环MC145152、双模分频器CE71C进行讨论，并研究对该频率合成器的仿真分析结果。     

频率合成方案浅析

本文概述了目前常用的几种频率合成的方案,阐述了它们的原理并对其性能作了分析,并介绍了在实际电子设计中PLL和DDS的具体实现方法。