一种适用于RF频率合成器的CMOS高速双模前置分频器

该文采用改进的CMOS源耦合逻辑(SCL)结构,设计了32／33分频的高速、低功耗双模前置分频器．设计基于中芯国际0．25μm 1PSM CMOS工艺,利用Cadence Specie工具仿真．仿真结果表明,该双模前置分频器最高工作频率可达3．2GHz,在2．5GHz输入下,工作电压为2．5V时,功耗只有4．7mA．     

一种宽锁定范围多模2/3/4/5分频LC注入锁定分频器（英文）

提出了一种工作于3.55-12.15 GHz的2/3/4/5分频的注入锁定分频器(ILFD).该分频器使用了一种新颖的多模分频模块来提高注入节点的阻抗,从而增强高阶谐波并在4种分频比之间进行切换,同时保证每种分频比都具有较宽的锁定范围.在注入功率为0 d Bm的测试条件下,2/3/4/5分频的锁定范围分别是29.1%、29.3%、29.5%和29.9%.该分频器基于0.18μm CMOS工艺实现.总芯片面积和核心芯片面积分别是0.98×1.34mm2和0.32×0.84 mm~2.该分频器供电电压1.5 V,功耗为15 mW.     

一种基于Class-C LC-tank的低压2分频注入锁定分频器（英文）

提出了1种基于0.18μm CMOS工艺的低压低功耗、宽锁定范围、低复杂度的2分频直接注入锁定分频器.该分频器采用Class-C的LC-tank架构来降低电源电压,同时改善LC振荡器的起振情况.此外还采用双端注入混频技术来扩大锁定范围.仿真结果表明该分频器有很好的混频性能,且分频器核心电路(不包括输出buffer)在800 m V电源电压下的功耗仅为0.91 m W.在注入信号的功率为0 d Bm时,该分频器在没有任何调谐单元时的锁定范围为6.4-8.5 GHz.     

0.8V低功耗高速1∶2分频器

采用UMC0.13μm CMOS标准工艺,设计并实现了一种最高工作频率为17GHz的1∶2分频器芯片.该芯片由基本分频器单元和输入输出缓冲组成.设计中为使分频器在低电源电压下正常工作,通过分析不同高速锁存器的结构特点,选择单端动态负载锁存器作为基本分频器单元.对单端动态负载锁存器进行直流分析可知,降低电源电压对采样模式的影响比保持模式大.在片测试结果表明:芯片电源电压最低可达0.8V;当电源电压为0.8V时,芯片在3～17GHz频率范围内正常工作;当输入信号频率分别为3和17GHz时,在10MHz频偏处,输出信号的相位噪声分别为-124.44和-120.62dBc/Hz.芯片面积为412μm×338μm,总功耗为3.84mW.     

应用在Ku波段的低功耗宽锁定范围CMOS注入锁定分频器

提出了一种应用在Ku波段的注入锁定分频器.该注入锁定分频器采用基于电流复用技术的振荡器结构,其功耗为传统结构的一半;采用直接注入锁定结构,减小了寄生电容,在不牺牲功耗的前提下,提高了注入效率,解决了在传统的尾电流注入锁定分频器中存在的锁定范围和功耗的折中问题;采用正向衬底偏置技术进一步增大了分频器的锁定范围;采用2位固定电容阵列和可变电容扩展工作频率范围,克服了工艺偏差.该注入锁定分频器采用TSMC 0.13μm CMOS工艺进行设计,电源电压1.2V,功耗仅1.44mW.仿真结果表明,在输入信号功率为0dBm时,锁定范围为4.95GHz,工作范围从13.50～18.45GHz.     

3.75 GHz 0.35 μm CMOS 1:4静态分频器集成电路设计

给出了一个利用0.35 μm CMOS工艺实现的14静态分频器设计方法.该分频器采用源极耦合场效应管逻辑电路,基本结构与T触发器相同.测试结果表明,当电源电压为3.3 V、输入信号峰峰值为O.5 V时,芯片可以工作在3.75 GHz,功耗为78 mW.     

应用于高频低功耗系统的1.2V10GHz注入锁定分频器

设计了一个高频低功耗的注入锁定二分频器.该分频器通过将输入信号注入到LC振荡器的二次谐波点来实现注入锁定并对输入信号二分频.电路采用TSMC 0.18μm RF-CMOS工艺设计,分频器可以将幅度为300 mV的输入信号在8.6~11.2 GHz频率范围内进行二分频.在1.2 V的电源电压下,分频器核心电路的功耗为1.3 mW.该分频器可以被用于光电收发机以及其他高频低功耗系统.     

2 GHz CMOS高速多模分频器的设计

为兼顾高速工作与多模分频应用,采用高速预分频电路与多模分频电路相结合的方式,提出了一种改进型的电流模型逻辑(CML)分频器.其中高速预分频电路由CML结构构成,多模分频电路利用相位切换结构和编程计数器共同实现.该分频器可在实现满摆幅输出的同时在更低的电源电压工作,从而消除了使用电平移位电路完成CML到互补金属氧化物半导体(CMOS)逻辑转换的需求.基于Chartered 0.18μm RFCMOS工艺流片完成了测试,分频器工作频率可达2GHz,工作电压为3.3V时功耗约为8.8mW.该高速多模分频器已成功应用于PLL型频率合成器.     

一种通用的可编程双模分频器

提出了一种通用的可编程双模分频器,电路主要由3部分组成:9/8预分频器,8位可编程计数器和ΣΔ调制器构成。通过打开或者关断ΣΔ调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC0.18μm1.8V电源CMOS工艺的SpectreVerilog仿真表明:它能在分频比56-2047范围内工作,最大工作频率大于2GHz,消耗的电流小于4mA,适合应用在高性能的频率综合器中。     

一种通用的可编程双模分频器

提出了一种通用的可编程双模分频器,电路主要由3部分组成: 9/8预分频器,8位可编程计数器和ΣΔ调制器构成。通过打开或者关断ΣΔ调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC 0.18μm 1.8V 电源CMOS工艺的SpectreVerilog仿真表明：它能在分频比56-2 047范围内工作,最大工作频率大于2GHz,消耗的电流小于4mA,适合应用在高性能的频率综合器中。     

无线局域网射频前端VCO及高速双模预分频器设计

论述了一种应用于802．11a无线局域网射频前端高速频率合成器中两个关键模块的设计：负阻LC压控振荡器(VCO)与高速双模分频器(DMP)的射频全芯片集成。采用0．18pmCMOS工艺,1．8V电压下进行仿真,VCO仿真偏离4．5GHz中心频率500kHz时,相位噪声为—119dBc／Hz,VCO调谐范围为15％。除8／9双模预分频器实现了高速、低抖动、低功耗设计。均方差抖动9ps,核心部分电源电流消耗3．9mA。     

0.18μm CMOS高集成度可编程分频器的设计

采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于：基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.     

两种倍频/分频电路

本文提出两种用集成电路和PNP或NPN型晶体管构成的T—V—T变换电路,根据参数选择的不同,可以用作宽频倍频器,也可用作分频器。计算表明f_i—f_o关系,只取决于几个电阻电容等无源元件。实验证明这种倍频/分频器在宽范围内线性良好,特别适用于低频和超低频的频率变换器。     

一种应用于高速锁相环的宽锁定范围注入锁定分频器

针对传统的注入锁定分频器锁定范围较窄的问题,提出了一种用于毫米波锁相环的注入锁定分频器.基于55 nm CMOS工艺,设计了一种宽锁定范围的二分频注入锁定分频器.提出分布式差分注入的方式,增强注入电流与注入效率,采用高阶变压器作为谐振腔,在不使用调谐机制的条件下,有效增大了分频器的锁定范围.此外,还对传统buffer的结构进行改进,增强谐波抑制能力,保持了较宽的锁定范围.电路仿真结果表明,提出的分频器电路在0 dBm注入功率下可在22.8～36.3 GHz频段内完成二分频功能,达到45.7％的锁定范围,电路的功耗为3.54 mW(不含buffer).     

分频器中的相位噪声及抑制方法

重点论述了分频器新增相位噪声和分频器内部噪声源对分频器输出相位的影响。认为在实际的分频器设计中，可以利用门电路把输入脉冲选出，以消除分频器各级的影响，还可以利用锁相环电路来抑制分频器的相位噪声。这两种方法的实验结果表明，对分频器的相位噪声有明显的抑制作用。     

分频器中的上位噪声及抑制方法

重点论述了分频器新增相位噪声和分频器内部噪声源对分频器输出相位的影响。认为在实际的分频器设计中，可以利用门电路把输入脉冲选出，以消除分频器各级的影响，还以利用锁相环电路徕抑制分频器的相位噪声。这两种方法的实验结果表明，对分频器的相位噪声有明显的抑制作用。     

Ti0.25V0.3Cr0.4Mn0.05-La0.67Mg0.33Ni3.0的复合贮氢材料制备及贮氢性能研究

采用机械合金化制备了复合贮氢材料Ti0．25V0．3Cr0．4Mn0．05-La0．67Mg0．33Ni3．0．X-ray衍射表明：Ti0．25V0．3Cr0．4Mn0．05-La0．67Mg0．33Ni3．0复合材料为bcc结构,与Ti0．25V0．3Cr0．4Mn0．05合金衍射图谱相比,该复合材料衍射峰的衍射强度明显降低并宽化．吸放氧研究表明,Ti0．25V0．3Cr0．4Mn0．05-La0．67Mg0．33Ni3．0复合材料易于活化,在3．5MPa、室温下经过26h即可活化,但合金贮氢量没有明显改变．电化学性能研究表明：该复合材料具有很好的电化学循环稳定性能,300次循环容量仍保持在93％.     

多模式定位系统接收机中的分数频率综合器

针对单一的全球定位系统中接收性能易受环境影响的问题,提出了一个应用于3个定位系统、7种模式的多模式定位接收机中的分数频率综合器.通过改进的电流泵电流校正方法和提高谐振回路Q值等各种降低相位噪声的方法,达到了每种模式工作的稳定性和低相位噪声性能;以改进的多模分频器和3阶MASH1-1-1Σ-Δ调制器实现了7个频点的精确输出和各模式的快速锁定;在多模分频器中使用简单的电路将分频比的范围从64~79扩展到64~95.仿真结果表明,在每种模式下带内相位噪声(相对于载波的相噪声)均小于-90 dB,带外频偏1 MHz处相位噪声均小于-119 dB,杂散抑制(相对载波)均大于56.4 dB,各个模式锁定时间均小于18μs,1.8 V电源条件下的功耗为15.12 mW.     

应用Verilog HDL设计等占空比奇数分频器

在分析了与逻辑关系法、或逻辑关系法原理的基础上,以等占空比七分频器的设计为例,在Quartus II 9.0环境下进行了功能仿真,仿真结果验证了两种设计方法都能实现等占空比七分频器,并进一步说明利用这两种方法可以实现任意等占空比的奇数分频器设计。     

用于高速PLL的CMOS电荷泵电路

提出了一种应用于高速锁相环中的新型CMOS电荷泵电路．电荷泵核心部分为一带有参考电压电路的双管开关型电路,并对运放构成的反馈回路进行了改进,降低了电荷泵输出电压的抖动．电路采用chartered0．35μm 3．3 V CMOS工艺实现,模拟结果表明电流源输出电压在1～3V区间变化,其输出电流基本无变化,上下电流的失配率小于0．6％,具有很高的匹配性．在3．3V电源电压下,电荷泵输出电压的范围为0～3．1V,具有宽摆幅和低抖动（约0．2mV）等优点,能很好地满足高速锁相环的性能要求．