手机RFID读写器的基带新解码器

设计了一个超高频射频识别读写器的基带接收机, 该芯片既支持UHF 频段的ISO 18000-6B 标准, 也能支持ISO18000-6C 标准。该数字基带接收机主要包括抽取滤波、去直流、相位恢复等基本单元, 在解码部分体现了一种新的数字基带解码器。该解码器在过零检测解码方法的基础上进行了“零点”的修复, 从而可以更加有效地实现解码。和相关器解调解码相比, 这种方法所需硬件更少, 解码的实时性更强。不包括测试管脚, 该数字芯片在0. 18μm CMOS 工艺下的总面积为730 μm×3375 μm, 其中解码部分占总面积的1 %;整个数字芯片的功耗为32. 89 mW,解码部分的功耗为0. 23 mW。     

低功耗H.264Baseline解石码IP核设计

采用环形码流缓冲结构、首"l"检测方法和优先级非均匀分割技术,设计一款低功耗H.264 Baseline视频解码IP核,并对该IP核进行了软件仿真和现场可编程门阵列(FPGA)验证.结果表明,该IP核的功耗为918 μW,降低了44%,H.264/AVC Baseline QCIF解码速度达到30帧·s-1,可满足实时...     

基于嵌入式系统的MP3播放器设计

以MSP430F149作为核心控制器和 VS1003音频解码器为基础,设计了一种带SD卡的MP3播放器,给出了MP3 播放系统的软硬件设计.在硬件设计上解码器与存储器分离,增加了存储容量,极大地方便了应用,同样节省了成本.在软件设计上使用条项菜单方式进行管理,这样可以方便地为它进行硬件或软件方面的升级.经过测试,该系统播放MP3效果较好.     

高吞吐率可变长码解码器的设计与实现

可变长码是视频压缩中常用的熵编码方式,因为码字的长度不固定,可变长码的解码器设计往往是整个视频解码器的难点之一.针对视频解码对可变长码解码器解码速率的要求,提出了多路并行解码的方案,排除了长度信息的反馈迟延对解码速率的制约.对解码过程中使用的分组信息表和解码符号表进行了改进,提出伪基础地址查表的方法,使分组信息表相对于同类解码器占用存储资源减小1/3,运算也相应简化.本方案可以在时钟频率为74.25 MHz的FPGA平台工作,可成为高清晰度数字电视解码器的组成部分.     

基于STM32单片机的多功能媒体播放器设计

采用STM32F103VCT6单片机为核心器件设计多功能媒体播放器。系统硬件电路由单片机、TFT触摸彩屏、温度传感器、EEPROM芯片、Flash芯片、音频解码芯片和SD卡模块等构成,系统软件在Keil MDK设计平台上编译,由TFT液晶显示驱动程序、ADS7846触控驱动程序、VS1003音频解码器驱动程序、SD卡读取驱动程序、音乐播放功能程序和其它相关功能程序构成。实验结果表明:媒体播放器可以实现MP3音乐播放和曲目歌词频谱信息彩屏显示,且具有时钟温度显示、电子书、图片浏览和画板等多种功能。     

SHA-224/256复用IP核的设计与实现

 以SHA-224与SHA-256算法的相似性为基础,设计了一个可时分复用的SHA-224/256IP核.该设计采用并行结构与流水线技术,在简化硬件设计的同时,提高了该IP核的运行速度(速度提高26%).最终以Altera的EP2C20F484C6芯片为下载目标,其时序仿真可正常运行在100MHz的时钟频率下,该IP核可广泛应用于信息安全领域.     

一种异构双核系统芯片平台设计与实现

提出了一种基于CKCore RISC处理器和Spock DSP处理器的异构双核系统芯片平台(GEM-SoC).该平台通过提供可配的功能IP模块和灵活完善的软硬件架构,使得异构双核SoC设计更为准确高效.实验证明,GEM-SoC平台可以有效地加快Ogg解码应用的双核软件程序设计开发.原型芯片在37.68 MHz时钟频率时运行,即可实现实时Ogg音频解码播放,具有较好的功耗性能比.     

基于嵌入式Linux与QT的MP3播放器的设计

本文讨论了一种基于嵌入式Linux与QT的MP3播放器的设计方法.系统完成了在Linux2.6下对语音解码芯片UDA1341、按键等驱动程序的编写.使用QT制作图形用户界面,利用开源的Madplay解码器对MP3文件进行软件解码,实现了播放和暂停、快进快退、上下曲、音量增减、显示歌曲状态信息等功能.该系统界面友好,功能完善.     

基于Nios Ⅱ的IMDCT算法硬件加速器设计

为了提高MP3解码的运算速度,分解了IMDCT算法,基于NiosII软核设计了IMDCT算法的硬件结构,作为SOPC系统总线上一个硬件加速器模块进行解码.实验验证了硬件加速器的运算速度大约是软件运算速度的4.4倍.     

MPEG-4视频变长码并行解码器硬件实现

提出了一个MPEG-4变长码并行解码器的硬件设计，采用桶形移位器、基于PLA的并行解码算法等方法使得每个时钟周期解一个变长码码字，通过将码表改造、分割长码表为几个短码表并行查表、使用流水线技术等措施减少关键路径的延时以提高工作频率，保证了MPEG-4 ASP @L5格式码流的实时解码。     

基于DVB-S2标准低密度奇偶校验码译码器设计

为解决DVB-S2标准下码长较长,译码器资源消耗较高,但速率要求较高的问题,研究了DVB-S2标准LDPC (Low Density Parity Check Code)码译码器的硬件结构.利用校验矩阵周期特性,以16 200 bit码长和0.6码率为例,设计了基于共享内存和后验概率累加储存的译码器结构.实验表明,该设...     

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

生成确定性测试图形的内建自测试方法

为了以低的硬件开销自动生成高效率的确定型测试图形,提出一种新型的内建自测试(BIST)方法.先对原型设计用自动测试图形工具生成长度短、故障覆盖率高的确定性测试图形,然后对生成的图形排序以取得低功耗测试序列,再选择状态机优化和综合方案,最后自动生成BIST电路描述.由于结合了确定性测试和伪随机测试的优点,该方法具有低功耗、长度短、故障覆盖率高、测试图形自动生成等特色,特别适于CMOS组合逻辑电路的测试.基于ISCAS85Benchmark的实验结果表明,所设计的BIST电路在硬件开销、速度、测试功耗等方面均优于传统的伪随机测试电路,测试时间显著减少.     

一种超低功耗模数转换器的设计与仿真

为了降低电子终端设备的功耗,文中提出了一种基于C-2C电容阵列DAC的超低功耗SAR ADC。首先,通过使用C-2C电容和三电平转换方案,文中的电容阵列DAC转换能耗相比传统结构降低99.41%,面积减少87.2%。接着,采用基于动态逻辑的逐次逼近寄存器（SAR）和两级全动态比较降低SAR ADC整体功耗。最后,SAR ADC在180nm CMOS工艺下进行设计与仿真。仿真结果表明:在1V电源电压,100kS/s的采样频率下,ADC的信噪失真比（SNDR）为61.59dB,有效位（ENOB）为9.93位,总功耗为0.188W,品质因素（FOM）值为1.9fJ/Conv.-step。文中设计的超低功耗SAR ADC适用于低功耗电子终端设备。     

IEEE 802.11a Viterbi译码器的算法研究与实现

详细分析了高速(2,1,7)Viterbi译码器的软件设计。在不影响译码性能的前提下,采用了一系列适用于硬线逻辑的软件算法,从而使译码器输出数据的吞吐量达到112 Mbs。     

一种低复杂度逐次逼近型数模转换器设计与仿真

为了降低模数转换器复杂度和功耗,基于低复杂度电容阵列DAC设计了一种低功耗逐次逼近型模数转换器（SAR ADC）. 该结构中,电容阵列DAC每个电容只有两种参考电平选择,降低逻辑控制电路和电容驱动电路的复杂度,电容阵列DAC最低位电容参与转换,使需要的总单位电容数量相比单调结构减少一半;比较器采用两级动态结构,降低功耗;移位寄存器采用动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用CMOS反相器结构,减少晶体管数量. SAR ADC电路仿真结果显示:在1.0 V电源电压和采样速率为100 kHz 时,SAR ADC功耗为0.45 W ,有效位（ENOB）为9.99 bit ,其单步转换功耗为4.4 fJ.     

基于CPLD的并行多路数据采集控制器

设计了一种基于可编程逻辑器件的并行多路数据采集控制器.该控制器可以控制10路AD转换器,根据配置对2种最多达660个通道进行数据采集.采用乒乓存储器同时进行数据采集和传输;使用片内共享存储区存储配置数据并返回特定通道数据;设计了工作时钟发生器以维护工作时序,同时可降低芯片功耗.控制器采用VHDL(超高速集成电路硬件描述语言)语言在RTL(寄存器传输级)级设计,并在单片CPLD(复杂可编程逻辑器件)上实现.设计结果表明,该控制器具有体积小、功耗低、易于移植等优点.     

智能终端续航技术发展趋势

 锂离子电池材料技术发展缓慢，导致商用化锂离子电池能量密度的提升难度较大。移动互联网时代的到来，使得智能终端设备的外形向超薄、超轻的便携式发展，为智能终端电池容量和设备续航带来了挑战。为了研究移动智能设备的续航能力，针对智能终端设备所广泛采用的锂离子电池技术，分析了锂离子电池中各个部分的技术情况；通过对智能手机设备的功耗分布和各硬件要素的技术迭代研究，分析了未来智能终端整机的功耗趋势和空间设计趋势。分析表明，智能终端设备显示屏的功耗占整机功耗的主要部分，采用像素渲染技术可以有效降低显示屏模组的逻辑功耗和背光功耗，同时整机印制电路板（PCB）上硬件元素的不断集成，PCB走线工艺能力越来越精细化为电池的体积留出更多的空间。智能终端产品中的多种硬件元素协同优化，可以有效实现可靠的续航能力。     

基于FPGA的IMA-ADPCM 编/解码器的设计与实现

 详细研究分析了IMA-ADPCM算法原理及其实现过程,利用FPGA资源消耗低、灵活性强、速度快、性价比突出等优势,使用VerilogHDL硬件描述语言设计并实现了IMA-ADPCM编/解码器.该编/解码器通过了Modelsim仿真测试和Cyclone Ⅲ、Startix Ⅲ、Spartan 6以及Virtex 5等不同系列芯片的下载验证,确保编/解码器的正确性和稳定性.整个设计充分利用了FPGA芯片的资源、硬件结构简单、可靠性高,具有良好的应用前景.     

IP设计中低功耗技术的实现及实例应用分析

集成电路进入SoC时代以来，功耗已经成为与面积和性能同等重要的设计目标，在无线、移动和嵌入式应用中，功耗指标甚至成为最重要的因素。本文以一视频处理器IP核为例，深入介绍了低功耗技术在IP设计中的实现及应用效果，为其他IP核的设计提供很好的参考借鉴。