基于脉冲过滤与时域采样的软错误容忍锁存器设计

随着集成电路工艺尺寸和供电电压的降低,导致电路节点的关键电荷相应减小,使得电路对单粒子效应更加敏感。为了更有效地降低电路的软错误,文章提出了一种高可靠的容软错误锁存器。该锁存器利用具有脉冲过滤技术和时域采样技术的SC单元构建反馈回路,能够完全免疫单粒子翻转(single event upset,SEU),并且利用传输路径的延时差过滤单粒子瞬态(single event transient,SET)。仿真结果表明,在相同条件下,与LSEH-1、LSEH-2锁存器相比,该文提出的锁存器正(负)SET脉冲过滤能力分别提高了65.2%(79.0%)和27.2%(49.7%),且对温度波动和工艺偏差不敏感。     

一种高性能低功耗的双节点翻转加固锁存器

随着半导体工艺尺寸的发展,时钟频率越来越高,临界电荷变得越来越小,电路节点之间的电荷共享效应变得愈加严重,因此导致多节点翻转(multiple node upsets,MNU)的几率变大。为了解决MNU的问题,文章提出了一种高性能低功耗的双节点翻转加固锁存器(HLDRL),当受到单粒子效应影响时,具有单节点翻转(single node upset,SNU)和双节点翻转(double node upsets,DNU)的自恢复能力。该锁存器由18个异构输入反相器组成,仿真实验结果显示该锁存器具有优良的容错性能,可以实现DNU的完全自恢复,而且对高阻态不敏感。与其他容忍DNU的锁存器相比,该锁存器具有较小的开销,延迟和功耗延迟积分别减小了46.83%和45.85%。     

一种容忍单粒子双节点翻转的锁存器设计

文章提出了一种新型的锁存器,采用双模冗余容错技术,能够同时容忍单粒子单节点翻转和单粒子双节点翻转。相比于同类型的加固设计,文中设计的结构延迟平均下降74.40%,功耗平均下降8.32%,功耗-延迟积(power-delay product,PDP)平均下降75.20%,面积平均减少15.76%;而且该锁存器的延迟对工艺、供电电压及温度的波动不敏感。     

功耗和面积优化的时域加固锁存器设计(英文)

提出了一种能抵抗单粒子翻转的时域加固锁存器.这种锁存器是在一般的锁存器中加入了3个能抵抗单粒子瞬态的延迟单元.它能有效的抵抗宽度小于△T的单粒子瞬态脉冲.与之前的结构相比,所提出的结构在功耗和面积上分别减少了38%和20%.最后,通过对比仿真结果证明了这种时域加固方法的有效作用.     

一种用于可编程逻辑的阵列的单粒子翻转试验系统设计研究

单粒子翻转(SEU)试验是测试FPGA芯片抗单粒子翻转性能的重要方法。提出了一种用于测试FPGA芯片抗单粒子翻转性能的试验系统;该系统通过比对待测FPGA芯片输出数据序列和正确数据来判断是否发生数据翻转。如果发生数据翻转,则进一步统计翻转次数和翻转性质,从而能够较全面的测试FPGA芯片的抗单粒子翻转性能。运用该试验系统对某款FPGA芯片进行了单粒子翻转试验,测试结果显示该试验系统能够正确评估被测芯片的抗单粒子翻转性能。     

一种用于FPGA的单粒子翻转试验系统设计研究

单粒子翻转(SEU)试验是测试FPGA芯片抗单粒子翻转性能的重要方法.提出了一种用于测试FPGA芯片抗单粒子翻转性能的试验系统;该系统通过比对待测FPGA芯片输出数据序列和正确数据来判断是否发生数据翻转.如果发生数据翻转,则进一步统计翻转次数和翻转性质,从而能够较全面的测试FPGA芯片的抗单粒子翻转性能.运用该试验系统对某款FPGA芯片进行了单粒子翻转试验,测试结果显示该试验系统能够正确评估被测芯片的抗单粒子翻转性能.     

一种新型的抗单粒子翻转的D触发器

介绍了两种已有的主从型边沿D触发器,它们具有很强的抗单粒子翻转能力.在此基础上提出了一种新型的抗单粒子翻转的D触发器的结构.该结构综合了上述两种结构的优点,在抗辐射性能上得到了有效的改进,减少了面积.     

静态随机存储器单粒子翻转效应截面的蒙特卡罗模拟

单粒子翻转(SEU)效应是离子入射静态随机存储器(SRAM)使其逻辑状态发生改变的一种效应.依据地面单粒子翻转实验数据构建合适的模型可以对器件的在轨运行错误率进行预估.文章主要针对0.15μm工艺的SRAM,基于蒙特卡罗软件Geant4,构建经验模型,模拟其单粒子翻转效应截面,并将模拟结果与实验结果进行对比,结果表明该经验模型可以应用于亚微米器件单粒子翻转效应的模拟.     

软错误缓解动态部分可重构的抗单粒子方案

随着基于静态随机存储器(static random-access memory,SRAM)型现场可编程门阵列(field programmable gate array,FPGA)广泛应用于航空航天领域,太空辐照环境下FPGA产生单粒子翻转(single event upset, SEU)问题的概率日益提高,从而导致FPGA出现单粒子闩锁现象引起功能紊乱。针对该问题,基于SRAM型FPGA的架构诱发SEU机理分析,对传统三模冗余(triple module redundancy, TMR)的方案进行改进,设计一种逻辑上采用TMR进行备份、系统上采用软错误算法缓解执行,同时采用局部纠错和动态可重构的方法进行抑制的方案。皮秒激光注入试验结果显示,采用所提供方案的FPGA较传统方案试验电流平稳,验证了该方案可以有效对SEU进行抑制。     

基于信号跳变时间可调整的容错路由器

设计了一种基于信号跳变时间可调整(STTA)的片上网路容错路由器.首先,这种路由器能够准确预测总线的串扰故障,并通过错开信号跳变的方法容忍总线的串扰故障.然后,为了容忍寄存器上的单事件翻转(SEU),路由器中所有的寄存器被替换成双内锁单元(DICE).结果表明:基于STTA的路由器仅需在普通路由器上增加46%的面积开销和70%的功耗开销,就能容忍总线上串扰导致的故障和寄存器上的SEU.与基于TS-HC-TMR和SCAC-TMR方法的容错路由器相比,基于STTA的路由器至少减少了93%的面积和55%的功耗开销,有效地解决了容错路由器开销过大的问题.     

1种能够抵抗双节点翻转的锁存器设计

提出了1种可以抵抗双节点翻转的锁存器.该锁存器的反馈回路由保护门、延迟单元以及3选2多数表决器构成.保护门的输出送入表决器进行表决,表决之后的值经过延迟单元之后再反馈给保护门.分析和仿真表明,当单粒子翻转的维持时间小于500 ps时,这种结构不仅可以抵抗双节点翻转,还能抵抗部分3节点翻转以及输入端口的单粒子瞬态.在0.18μm CMOS工艺下,锁存器的面积为186.12μm2,在时钟转换时间和数据转换时间都为0.008~1.5 ns时,锁存器的建立时间为1.165 63~1.328 71 ns.此外,用这种锁存器实现了1套标准单元库,并在此基础上设计了1种序列检测器电路,其面积和动态功耗分别是用3模冗余方法的83.06%和41.99%,是用5模冗余方法的53.99%和25.19%.     

新型温度不敏感的施密特触发器特性分析

与传统的6晶体管施密特触发器相比,由两个互补金属氧化物半导体(CMOS)反向器组成的施密特触发器已经提出,该触发器具有鲜明的转换阈值电压和复位集(RS).计算结果表明:新型施密特触发器在受温度影响方面明显优于传统施密特触发器.仿真结果表明:新型施密特触发器的温度系数是传统施密特触发器的五分之一.     

一种基于互补型单电子晶体管D触发器设计

基于单电子晶体管(SET)的I-U特性和CMOS数字电路设计思想,提出了一类互补型SET逻辑门.在对由SET反相器构成的双稳态电路进行分析的基础上,提出了3种R-S触发器,最终得出了D触发器.通过选取1组SET参数,使触发器输入和输出高低电平接近于0.02 V和0,解决了电平匹配问题.SET的SPICE宏模型验证了设计的正确性.     

一种抗单粒子瞬态加固的压控延迟线设计

延迟锁相环中的压控延迟线是对单粒子事件（single event, SE）最敏感的子电路之一,其主要包括偏置电路和压控延时单元.利用双指数电流拟合3-D TCAD混合仿真中的单粒子瞬态（single-event transient, SET）电流,分析了压控延迟线对SE的敏感性.根据响应程度和电路结构的不同,对偏置电路进行了冗余加固;同时,对压控延时单元中提出了SET响应检测电路.在输入信号频率为1 GHz,电源电压1.2 V,入射粒子LET值为80 MeV·cm2/mg的条件下,Spice仿真表明:和未加固电路相比,偏置电压V_bn和V_bp在受到粒子轰击后,翻转幅度分别下降了75%和60%,消除了输出时钟信号中的丢失脉冲;设计出的检测电路能够将各种情况下有可能出现的SET响应指示出来,提高了输出时钟信号的可靠性.      

CMOS/SOI工艺触发器单元的单粒子实验验证与分析

针对定制设计中的触发器单元,提出了一种双移位寄存器链单粒子实验验证方法,利用该方法对基于0.35μm CMOS/SOI工艺、普通结构设计的抗辐射触发器,分别在北京串列加速器核物理国家实验室和兰州重离子加速器国家实验室进行了单粒子实验.实验结果表明,该抗辐射触发器不仅对单粒子闩锁效应免疫,而且具有非常高的抗单粒子翻转的能力.      

基于FPGA的微处理器SET敏感性评估方法

为了快速准确地的评估微处理器单粒子瞬态(single event transient,SET)软错误敏感性,文章提出了一种改进的基于现场可编程门阵列(field programmable gate array,FPGA)故障注入的软错误敏感性评估方法。该方法通过分析微处理器门级网表和时序文件,提取SET故障注入位置和传输延时信息,使用扫描链实现SET故障脉冲的注入,同时考虑了时窗屏蔽效应、逻辑屏蔽效应和电气屏蔽效应对SET故障脉冲传播的影响;并使用该方法对PIC16F54微处理器进行了故障注入。实验结果表明,基于该方法进行故障注入及软错误敏感性评估所需的时间比Isim软件仿真方法提高了约4个数量级。     

触发器三种触发方式的分析与比较

分析与比较了触发器三种触发方式:电平触发、脉冲触发、边沿触发.在不同的触发方式下,当触发信号到达时,触发器的状态转换过程具有不同的动作特点.特别是时钟信号在有效电平时,输入端信号发生变化,主从结构的SR触发器的多次翻转,而主从结构的JK触发器发生"一次翻转"的情况.掌握这些动作特点对于正确使用触发器是非常必要的.     

一种可以表征铁电晶体管存储性能退化的宏模型

从铁电晶体管的动态翻转和双阈值转移特性出发, 建立了一种基于施密特触发器的FEFET(铁电场效应晶体管)行为级宏模型。该宏模型可以表征FEFET的转移特性, 并且模型参数较少便于调节; 模型结构简单、规模较小, 可用于HSPICE 电路模拟。模拟结果与FEFET实验结果比较, 显示该模型能够很好地反映铁电材料的疲劳等因素引起的FEFET的存储性能退化, 为FEDRAM(铁电动态随机存储器)设计和优化提供了一个良好的模型基础。     

脉冲激光模拟单粒子效应的等效LET计算

在脉冲激光模拟单粒子效应实验中, 一个关键问题是计算激光脉冲的等效LET. 给出了在考虑非线性能量吸收机制、半导体器件表面反射和折射等关键因素下激光脉冲的等效LET计算方法和具体算例, 与离子探测的器件单粒子翻转阈值吻合得较好.     

555集成定时器的典型应用研究

555定时器是一种中规模集成电路,只要在外部配上适当阻容元件,就可以方便地构成各种脉冲产生和整形电路,例如多谐振荡器、施密特触发器和单稳态触发器等。主要分析555定时器的电路结构、逻辑功能及工作模式,并介绍由555定时器构成的各种典型电路的组成、工作原理、元器件选择等,以供电子爱好者设计时作为参考。