大规模集成电路可测性设计及其应用策略

随着集成电路的规模不断增大，集成电路的可测性设计正变得越来越重要．综述了可测性设计方案扫描通路法、内建自测试法和边界扫描法，并分析比较了这几种设计方案各自的特点及应用策略．     

基于边界扫描技术的集成电路可测性设计

随着集成电路规模的不断增大，芯片的可测性设计正变得越来越重要。研究了目前较常用的边界扫描测试技术的原理、结构，并给出了边界扫描技术的应用。重点研究了基于边界扫描的外测试方式，即电路板上芯片间连线的固定故障、开路和短路故障的测试；利用硬件描述语言Verilog设计出TAP控制器，得到TAP状态机的仿真结果。     

基于边界扫描技术的集成电路可测性设计

随着集成电路规模的不断增大,芯片的可测性设计正变得越来越重要.研究了目前较常用的边界扫描测 试技术的原理.结构,并给出了边界扫描技术的应用.重点研究了基于边界扫描的外测试方式.即电路板上芯片间 连线的固定故障.开路和短路故障的测试,利用硬件描述语言-Verilog设计出TAP控制器,得到TAP状态机的仿 真结果.     

分支结构电路的可测性设计优化

在硬件设计的初期可以对硬件测试中条件分支结构引起的测试向量冗余问题加以解决.以ALU为例,提出了两种分支结构电路的可测性优化设计,通过调整分支电路的选择条件来控制测试向量的施加,在保证错误覆盖率的同时可以明显减少不必要的测试向量.     

应用流水线技术设计DDS专用集成电路

文中将流水线技术应用于DDS专用集成电路的设计中 ,从而显著地提高了DDS系统的工作速度 ,在文中给出了一个设计实例。     

传真机热印头驱动专用集成电路的研究

论述了采用硅栅ＣＭＯＳ工艺研制的热印头驱动ＡＳＩＣ，它由６４位移位寄存器、６４位锁存器、６４位输出驱动电路和外围缓冲电路组成。其电路性能为：０．５ｋΩ负载电阻情况下，最大输出电流４８ｍＡ，输出管饱和压降１．８Ｖ，输出管击穿电压３．５Ｖ，时钟频率５．２ＭＨｚ，在传真机热印头上使用，可实现高速打印和高分辩率。     

专用集成电路CPU设计工具问题小议

主要介绍了专用集成电路CPU计算机辅助设计工具的方法和步骤、设计过程中遇到的问题和解决方案,以及用CAD设计新型微处理器应该注意的问题。     

Ethernet controller SoC design and its low-power DFT considerations

In this paper, an Ethernet controller SoC solution and its low power design for testability (DFT) for information appliances are presented. On a single chip, an enhanced one-cycle 8-bit micro controller unit (MCU), media access control (MAC) circuit and embedded memories such as static random access memory (SRAM), read only memory (ROM) and flash are all integrated together. In order to achieve high fault coverage, at the same time with low test power, different DFT techniques are adopted for different circuits: the scan circuit that reduces switching activity is implemented for digital logic circuits; BIST-based method is employed for the on-chip SRAM and ROM. According to the fault-modeling of embedded flash, we resort to a March-like method for flash built in self test (BIST). By all means above, the result shows that the fault coverage may reach 97%, and the SoC chip is implemented successfully by using 0.25 μm two-poly four-metal mixed signal complementary metal oxide semiconductor (CMOS) technology, the die area is 4.8×4.6 mm2. Test results show that the maximum throughput of Ethernet packets may reach 7 Mb · s⁻¹. Biography: ZHENG Zhaoxia (1975–), female,Ph.D. candidate, Lecturer, research direction: system one chip (SOC) integrated circuits design.     

基于多分辨率的时域方法在微波集成电路中的应用

将基于多分辨率分析的时域方法（ＭＲＴＤ）用于微波集成电路中多层介质导体互连线的时域电磁场分析,推导了基于ＭＲＴＤ的一阶Ｍｕｒ＇ｓ吸收边界条件的差分格式,进而采用理想匹配层（ＰＭＬ）技术形成吸收边界,使适用范围从原来的封闭系统推广到开放系统．用此方法对微波集成电路互连线进行了分析,结果与传统ＦＤＴＤ比较一致．由于ＭＲＴＤ方法的色散特性较好,则可用比ＦＤＴＤ少得多的网格数来模拟电磁结构,从而达到与ＦＤＴＤ相同的计算精度     

钢筋混凝土梁的统一设计

钢筋混凝土梁的正截面抗弯和斜截面抗剪是分别进行设计的,梁正截面和斜截面承载力公式也是分别根据各自试验提出,正截面试验时所用的箍筋量和斜截面试验时所用的纵筋量,都要比设计大得多,以保证出现典型的弯曲或剪切破坏形式,但试验和公式中忽略了纵筋量和箍筋量的相互影响,文中根据塑性理论,考虑混凝土单元开裂后的性能改变,利用有限元方法,对一根给定集中荷载作用下钢筋混凝土矩形截面梁进行统一设计,同时,求出其极限状态时,设计所需要的纵筋量和箍筋量的相互关系,建议取纵向钢筋恰好屈服点作淡统一设计的参考点,并据此设计配筋。     

高清晰度电视信道接收芯片的可测试性设计

高清晰度电视 ( HDTV)信道接收芯片 ( 8VSB)的测试策略主要包括全速全扫描的内部测试、片载内存的自检测 ( BIST)以及 IEEE1 1 49.1边界扫描测试 .该芯片总共有 2× 1 0 6个晶体管 ,集成有大量的片载内存 ,并在总体设计时间与实现成本上都有约束 ,给测试工作带来了额外的负担 .讨论了如何使用 DFT技术为该芯片提供高可靠性的测试 ,从实现结果来看 ,到达了芯片代工厂对测试向量总数与测试覆盖率的要求 ,满足了试流片的需要     

高速集成电路电源网络的电容参数提取

提出一种基于矩量法的加速计算均匀介质中高速集成电路电源网络分布电容参数的方法。利用电源网络中电源线与地线交替分布且具有一定周期性的特点，引入周期单元，通过在适当的位置添加电壁和磁壁，可以显著减小求解空间。单元的格林函数解具有无穷级数的形式，收敛缓慢，采用Pade逼近对其进行加速。计算结果表明，该方法有效提高了电源网络电容参数的提取效率，且具有较高的精度。     

基于遗传算法的分割可测试设计

基于遗传算法,建立了片上系统芯片(SOC)的图模型,对逻辑级的SOC结构进行精确量化;然后,对模型应用遗传算法进行分析,得到了电路的理想分割结果;最后,基于分割结果,实现一颗SOC的可测试设计(DFT).实验结果表明,在分割的均匀度与附加电路代价方面,该方法相比原有的DFT方法有显著的改进.     

集成电路设计,验证,测试系统的研究

本文对“ＬＳＩ／ＶＬＳＩ设计、验证、测试系统”进行了理论总结,文中分别阐述了该系统中的设计子系统、验证子系统和测试子系统,以及它们所包含的软件概况和主要技术成果。     

用修正AWE法分析高速集成电路中互连线时域响应

当用波形渐进估值（ＡＷＥ）法分析传输电导为很小或近似为零的情况时,导数不存在或难于收敛,基于多芯片组件（ＭＣＭ）和印刷电路板（ＰＣＢ）中介质相对损耗很小,即互连线电导很小或近似为零,通过修正ＡＷＥ法,用于模拟电导Ｇ很小或近似为零的有耗传输线,这种方法是基于对传播常数函数有理近似,从而得到更简单形式的频域传输线电报方程,然后在频域通过模式匹配,Ｐａｄｅ有理逼近,得到传递函数响应,最后结合递归卷积运算