基于可控多扫描使能信号的片上系统TR-TC联合测试成本模型

基于片上系统的扫描链结构,针对全速测试研究了多扫描使能（SE）信号的可测性设计,并建立了新颖的测试资源 覆盖率（TR-TC）联合测试成本线性规划数学模型.研究结果表明,该模型不仅可以高效控制全速测试的测试资源消耗以及可测性设计复杂度,而且还可以确立SE信号数量的最优上限,进而避免了以盲目提升SE信号数量来提高转换故障覆盖率的纯理论方式,使面向片上系统全速测试的多SE信号可测性设计方法有一个可靠的目标控制值.     

3DSoC的多频测试架构设计

随着芯片集成度的提高,三维片上系统（three-dimensionalSystemonChip,3DSoC）是集成电路发展的必然趋势,其中可测性设计成为研究的重点．为了降低测试代价,提出一种符合工业实际的多频测试架构及适用于该架构的测试算法,并结合功耗对测试架构进行了仿真实验．实验结果表明,与传统的SoC相比,在同样TAM测试数据位宽数限制下,多频架构的3DSoC测试时间更短,测试代价更小．     

VHDL应用于专用集成电路功能仿真的研究

分析了超高超集成电路硬件描述语言（VHDL）在专用集成电路高层次设计方法上的重要作用，指出语言进行了电子设计的主要优势是：可以使设计人员在设计的每个层次（行为级、寄存器传输级、门级）进行仿真和综合，应用该对专用集成电路（以8051微控制器为例）进行了功能伪真，提出了下一时间仿真方法，在ACTIVE－CHDL软件环境下编制了8051微控制器的功能仿真程序，通过测试，该程序的功能仿真是正确的，为专用集成电路的高层次设计提供了有益的经验。     

大规模集成电路可测性设计及其应用策略

随着集成电路的规模不断增大，集成电路的可测性设计正变得越来越重要．综述了可测性设计方案扫描通路法、内建自测试法和边界扫描法，并分析比较了这几种设计方案各自的特点及应用策略．     

VHDL应用于专用集成电路功能仿真的研究

分析了超高速集成电路硬件描述语言 ( VHDL)在专用集成电路高层次设计方法上的重要作用 ,指出该语言进行电子设计的主要优势是 :可以使设计人员在设计的每个层次 (行为级、寄存器传输级、门级 )进行仿真和综合 .应用该语言对专用集成电路 (以 80 5 1微控制器为例 )进行了功能仿真 ,提出了下一时间仿真方法 .在 ACTIVE- VHDL软件环境下编制了 80 5 1微控制器的功能仿真程序 ,通过测试 ,该程序的功能仿真是正确的 .为专用集成电路的高层次设计提供了有益的经验     

基于扇出因子计算的动态可测性分析方法

可测性分析用于指导数字系统的计算机辅助测试与设计．传统的静态可测性分析法可信度差,我们分析了这种原因,发现数字系统的逻辑性在测试生成中随时间（动态）变化是导致静态可测性分析失真的根本原因．据此,提出了一种新的动态可测性分析法．该法以多扇出重汇聚分析为基础,引入新概念扇出因子,成功地刻划了可测性分析的动态性,因而可在线性时空消耗条件下,获得高精度的可测度,并实现冗故障的充分识别．     

集成电路方波注入损伤效应试验研究

为了准确测试方波脉冲注入对集成电路的影响,本文对GJB 538-88中的方波注入法进行了改进,通过设计专用测试夹具,解决了方波产生的辐射场及其高频反射对测试结果的影响,建立了由高频脉冲模拟器、专用测试夹具和示波器等组成的测试系统。利用该系统测试了74LS08的性能参数。     

关于超大规模集成电路系统设计的讨论

为了明确超大规模集成电路的设计的理想方法,文章从超大规模集成电路系统的设计要求开始,通过对VLSI系统设计一般方法的研究,重点研究了利用Verilog硬件描述语言的设计,总结出了层次化是VLSI设计的优化方法。     

层次化的片上网络设计方法

半导体技术的发展以及系统芯片应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、信号完整性、延迟以及时钟同步等问题更加复杂,出现了以片上网络为核心的通信结构。由于系统芯片结构和片上通信的固有特性,从提高通信性能和降低硬件开销的角度进行层次化片上网络的设计对系统芯片的发展具有重要意义。本文提出了层次化的片上网络设计方法,根据实现工艺和应用需求,进行层次划分,产生若干个IP子集(将这个子集称为"簇"),按照簇间的通信需求进行片上网络的设计。实验表明,采用层次化的片上网络设计方法,能够有效提高系统性能,降低硬件实现的开销,同时满足一定的服务质量要求。     

一种基于状态机的总线桥设计

随着半导体工艺技术的飞速发展,系统芯片SOC正逐渐成为集成电路设计中的主流发展趋势,基于IP重用的设计方法是提高SOC设计效率的有效途径。SOC设计通常采用层次化片上总线的体系结构,不同的IP集成在不同类型的总线上。为了实现SOC中集成在不同总线上的IP之间进行有效通信,可以采用设计总线桥的方法。文章提出了一种基于状态机的总线桥设计方法,设计结果通过了RTL功能验证。     

Ethernet controller SoC design and its low-power DFT considerations

In this paper, an Ethernet controller SoC solution and its low power design for testability (DFT) for information appliances are presented. On a single chip, an enhanced one-cycle 8-bit micro controller unit (MCU), media access control (MAC) circuit and embedded memories such as static random access memory (SRAM), read only memory (ROM) and flash are all integrated together. In order to achieve high fault coverage, at the same time with low test power, different DFT techniques are adopted for different circuits: the scan circuit that reduces switching activity is implemented for digital logic circuits; BIST-based method is employed for the on-chip SRAM and ROM. According to the fault-modeling of embedded flash, we resort to a March-like method for flash built in self test (BIST). By all means above, the result shows that the fault coverage may reach 97%, and the SoC chip is implemented successfully by using 0.25 μm two-poly four-metal mixed signal complementary metal oxide semiconductor (CMOS) technology, the die area is 4.8×4.6 mm2. Test results show that the maximum throughput of Ethernet packets may reach 7 Mb · s⁻¹. Biography: ZHENG Zhaoxia (1975–), female,Ph.D. candidate, Lecturer, research direction: system one chip (SOC) integrated circuits design.     

模拟及混合信号芯片的可测性设计

对现有模拟及混合信号芯片可测性设计方法从测试内容、测试信号传输路径、测试信号产生及检测方式等不同角度进行了分类和分析比较。研究指出，在测试内容方面，基于结构的方法由于可得到较高的故障覆盖率并容易对其进行量化计算，因此被认为是今后发展的主要方向；在测试信号传输路径方面，基于总线的方法具有较易实现标准化的优点；而在测试信号产生及检测方面，内建自测试可大大降低测试所需代价，因此有较大的研究应用前景．统一的低测试代价和高故障覆盖率的模拟及混合信号芯片可测性设计方法的产生对于芯片设计来说将是进一步发展的要求和保障．     

基于遗传算法的分割可测试设计

基于遗传算法,建立了片上系统芯片(SOC)的图模型,对逻辑级的SOC结构进行精确量化;然后,对模型应用遗传算法进行分析,得到了电路的理想分割结果;最后,基于分割结果,实现一颗SOC的可测试设计(DFT).实验结果表明,在分割的均匀度与附加电路代价方面,该方法相比原有的DFT方法有显著的改进.     

基于RISC结构的自定义接入网协议处理单元

针对接入传送网通信协议的多样性和快速变化的应用需求,将网络处理单元(NPU)的设计理念引入到接入传送网集成电路设计中,提出了基于精简指令集处理器(RISC)结构的自定义接入网协议处理器。通过建立在专用扩展指令集基础上的软件来实现控制类的接入协议。该方法可以在相同的硬件条件下,通过改写软件来完成不同协议的处理,提高了设计的灵活性和可升级性。现场可编程门阵列(FPGA)验证结果表明,该方案在综合面积、可编程性等方面比传统的专用集成电路(ASIC)实现方式都要优越。     

基于同伦分析法的一类KdV-Burgers方程的近似解

同伦分析方法是解决非线性初值问题近似解的一种非常有效的方法。文章利用同伦分析方法求一类非线性KdV-Burgers方程的近似解,并将所得结果与已有方法所得结果进行比较。研究表明,同伦分析方法不仅计算简单而且结果精确,故同伦分析方法是解非线性KdV-Burgers方程近似解的一种行之有效的方法。     

模具DFX多视图映射及多目标优化策略

探讨了模具面向X的设计(DFX)评价数据模型，并分析其映射机制．研究了净成型件特征模型及模具集成产品信息模型，指出模具复杂因子是决定成本和时间的关键因素，给出了成本、时间、质量等满意度函数．并在此基础上，通过建立DFX数学模型，采用多目标决策机制对设计目标进行优化．     

信号的DFT对其CFT逼近程度的研究

离散傅立叶变换（ＤＦＴ）或它的快速计算（ＦＦＴ）是信号分析与处理最有力的工具之一,但由于它是用为基频整数倍的Ｎ个频率分量去逼近实际信号的连续傅立叶变换（ＣＦＴ）的值,故用ＤＦＴ估计信号的频谱通常是近似的．本文不仅给出了信号的ＤＦＴ与其ＣＦＴ之间的关系式,而且在此基础上证明了用ＤＦＴ估计信号谱的近似性,给出了用ＤＦＴ精确估计整数频率和非整数频率信号的频谱方法．同时,还研究了窗函数的形状及在离散数据后面补零对用ＤＦＴ估计这些信号ＣＦＴ的影响     

高清晰度电视信道接收芯片的可测试性设计

高清晰度电视 ( HDTV)信道接收芯片 ( 8VSB)的测试策略主要包括全速全扫描的内部测试、片载内存的自检测 ( BIST)以及 IEEE1 1 49.1边界扫描测试 .该芯片总共有 2× 1 0 6个晶体管 ,集成有大量的片载内存 ,并在总体设计时间与实现成本上都有约束 ,给测试工作带来了额外的负担 .讨论了如何使用 DFT技术为该芯片提供高可靠性的测试 ,从实现结果来看 ,到达了芯片代工厂对测试向量总数与测试覆盖率的要求 ,满足了试流片的需要     

多芯片组件(MCM)的可测性设计

为克服在线测试技术测试MCM时不能达到满意的故障覆盖率的困难,采用可测性技术对MCM进行设计．根据MCM的特点和测试要求,提出了在JTAG标准基础上扩展指令寄存器,添加专门的用户指令,融合扫描通路法、内建自测试法等可测性方法,分层次地对MCM进行全面测试．建立模型进行验证的结果表明：该方法能有效地测试MCM,缩短了测试时间,故障覆盖率达到95％以上．     

低频声表面波器件的设计与制作

采用数字傅里叶变换技术设计并制作了一个中心频率为44MHz，1dB带宽为8MHz，带外抑制大于60dB，插损小于28dB的带通滤波器．发射和接收叉指换能器均采用数字傅里叶变换技术．整个声表面波滤波器的制作工艺流程是：基片抛光打磨、清洗、镀膜、匀胶、光刻、腐蚀和显影．实验结果分析表明此带通滤波器满足各项指标．