基于FPGA的CRC-5算法的实现

介绍了循环冗余校验CRC算法原理和校验规则,分析了CRC校验码的具体计算方法,并以CRC-5为例,给出了使用硬件描述语言Verilog HDL来实现CRC-5算法的流程图,在程序中实现的是串行移位计算,并以Altera公司开发的EDA工具QuartusⅡ作为编译、仿真平台,选用Cyclone系列中的EP1C6Q240C8器件,完成了CRC-5编码器的FPGA实现,其实现速度可达400MHz。     

USB2.0中CRC码的并行算法及硬件实现

基于CRC检错原理，针对USB2．0协议规定的要求，研究了一种通用的CRC16并行算法及硬件实现。该方法适用于不同的CRC生成多项式和不同的并行度，尤其对并行度大于8位的高速系统的CRC计算。与常用的串行算法及查表法相比，该方法使电路的硬件实现比较容易，提高了电路对数据的处理能力，减小了时延，具有现实性及优越性。     

基于FPGA的PCM基群设备串行通讯CRC校验的实现

在2048kbit/s的PCM基群设备中采用CRC校验方案,可实现准确的串口通信,选用Altera公司的cycloneⅡ系列的EP2C8Q208C8芯片,实现基群设备中CRC串行通信的接收、发送和接口控制功能,采用verilog语言实现CRC算法,并用QuartusⅡ软件平台进行多字节校验仿真,最终下载到芯片上实验,实验结果与理论分析一致,提高了PCM基群设备通信的速率和可靠性.     

基于FPGA的SD转换器的设计与实现

文章提出了一种采用Altera公司的Cyclone系列EP1C6F256C8FPGA芯片设计SD转换器的硬件电路的方法,并以一个加海明窗的160阶Fir低通数字滤波器进行数字信号处理,设计经软件仿真和硬件仿真,结果表明电路性能可靠,SD转换精度较高。     

RSA算法中大素数硬件生成方法研究与设计

在RSA加密算法的硬件设计中,大素数的生成极为关键.为了提高RSA算法中大素数的生成效率,在传统筛法的基础上,提出了一种能自动生成确定性大素数的硬件实现算法-循环迭代法.该算法的硬件实现采用状态机架构,使用VerilogHDL语言描述,并通过Modelsim仿真.实验结果表明,使用该方法生成素数序列,具有快速准确、高效、易于硬件实现的特点,为RSA算法的使用提供了极大的便利.     

基于FPGA的FM解调位同步系统设计与实现

介绍了一种基于FPGA的FM解调/位同步系统的设计与实现.首先给出了系统的设计方案;然后,介绍了系统的仿真模型及利用Simulink和ModelSim实现对系统HDL代码的联合仿真验证;最后利用Altera公司Stratix II系列FPGA与Analog Device Inc.公司的ADC芯片等完成该FM解调/位同步器系统的硬件实现.     

基于EP2C35F672C8的数控分频器设计

针对数字电路中最常用的数控分频器,提出了基于EP2C35F672C8的数控分频器设计。EP2C35F672C8是Altera公司生产的Cyclone II系列中的高性能FPGA芯片。利用EDA技术的仿真软件QuartusII 9.0的原理图和VHDL文件2种方法设计了数控分频器,最后通过EP2C35F672C8实现。实验结果表明,对时钟信号的分频操作简单、快捷,具有成本低、可编程、可移植等优点。广泛应用于各类便携式数字电子系统中。     

一种通用多通道并行CRC计算及其实现

对循环冗余校验码(CRC)现有计算方法存在的问题,提出一种有多个计算器同时计算的通用多通道并行CRC计算新方法,证明了该算法及相关定理,并用实例验证了算法正确性.研究不同参数下该算法软件计算的性能,并实现了高达26 Gbit/s硬件CRC计算.分析表明该算法可大幅度提高软硬件计算速度,通过合理选择有关参数能提高CRC计算性价比,在10 G以太网和40 G SDH等未来高速网络中有较大的应用价值.     

基于FPGA的位同步器设计、仿真与实现

介绍了一种基于FPGA的位同步器的设计、仿真与实现方案.首先利用Matlab Simulink进行系统的仿真;然后,利用Simulink和ModelSim实现对位同步器HDL代码的联合仿真验证;最后利用Altera公司Stratix II系列FPGA与Analog Device公司的AD芯片完成该位同步器的硬件实现.     

基于FPGA的加密算法实现

根据三重数据加密算法(3DES)的原理,采用全流水线和有限状态机,实现了基于现场可编程门阵列(FPGA)的3DES电路的仿真.基于Cyclone系列的EP3C40F780C6型FPGA芯片,采用自顶向下的设计思想进行电路的模块划分,有效的完成了3DES算法的总体结构和各个子模块的电路设计.利用超高速集成电路硬件描述语言(VHDL)完成了3DES加密算法的编写,并利用Altera公司的QuartusⅡ9.0综合工具对电路进行了仿真验证及逻辑综合.结果表明,该设计基本实现各模块的功能,获得了稳定的加密性能.     

循环冗余校验算法分析和实现

在网络中传输报文时,噪声干扰或传输中断等因素往往使接收端收到的报文出现错码。为了及时可靠地把报文传输给对方并有效地检测错误,需要采用差错控制。循环冗余校验CRC（Cyclic Redundancy Check）是由分组线性码分支而来,其主要应用是二元码组。循环冗余校验CRC编码简单且误判概率很低,在通信系统中得到了广泛的应用。文中详细介绍了循环冗余校验CRC的差错控制原理及其实现方法。     

CRC检错码在CDT远动规约中的研究及实现

CDT通讯规约在我国电力系统的调度系统中应用广泛,但规约本身存在传输效率不高等缺点。本文讨论了CRC的原理,提出一种适用于CDT远动规约的CRC查表算法,并给出了CRC校错码在8051单片机中软件实现的源代码。     

基于查表法的CRC检错码在CDT远动规约中的研究及实现

CDT通讯规约在我国电力调度系统中应用广泛，但规约本身存在着传输效率不高等缺点．本文讨论了CRC的原理，提出一种适用于CDT远动规约的CRC查表算法，并给出了CRC校错码在8051单片机中软件实现的源代码．     

PLI-CRC校验码在EoS封装技术中的实现

EoS( Ethernet over SDH)技术结合了SDH和以太网两者的优势,实现了以太网数据在SDH上传输.针对硬件资源优化及EoS系统中数据帧长PLI的CRC-16校验码算法特点,提出基于FPGA的改进实现方法,通过电路仿真与综合结果表明,该方法实现了对高速并行化数据传输的有效保护,在资源消耗、实现效率两方面都取得了较好效果.     

32位并行数据的CRC-16编码器的FPGA实现

在数据通信中,提高数据在通信中的可靠性,以及快速的数据处理能力一直是人们所追求的,循环冗余校验CRC就是一种广泛采用的差错控制方法,也是一种最常用的信道编码方法。在介绍CRC码原理之后,以经典的LFSR电路为基础,推导出产生32位并行数据的CRC-16编码表达式,用EDA工具设计出CRC-16编码模块,并对其进行综合仿真,验证其可行性。     

通用并行CRC计算原理及其硬件实现方法

通用并行CRC算法及其硬件实现方法 ,适用于不同的CRC生成多项式和不同的并行数据长度 ,与目前常用的查表法相比较 ,不需要存放余数表的高速存储器 ,减少了时延 ,并可以通过增加并行数据长度的方法来降低高速数据传送系统的CRC运算时钟频率 .     

信道编码方法分析与循环码编、译码实现

介绍了循环码编译系统的特点。从一个(15,6)循环码编译实验系统入手,分析研究其编、译码实现方法,并在仿真软件QUARTUS II上具体实现。在实验中,输入6位信息码元CDIN,经编码器编码后,可得到码长为15的输出信号CDOUT,信道无错码条件下,把CDOUT作为译码器的输入。     

DF中继点结合CRC校验的差分酉空时调制方法

针对航空通信中基于差分酉空时调制的解码转发方案的译码错误问题,提出在中继点采用循环冗余编码(CRC)提高系统可靠性的方法.该方法在源节点和目的节点均配置多根天线,接收端使用最大化合并的方案以抵抗多径干扰,利用CRC提高误码性能,保证通信质量.仿真结果表明,在低速率数据传输的快衰落信道中,该方法有明显的编码增益.在BER为10-5处,有循环冗余编码的差分酉空时调制比无循环冗余编码的差分酉空时调制增加约4dB的编码增益.     

CRC算法在计算机网络通信中的漏检分析

在计算机网络通信中,为了降低数据通信线路传输的误码率,可以采用一种差错检测控制——循环冗余码验(CRC).介绍了CRC算法的原理、CRC算法的校验规则、CRC算法分析、CRC算法的漏检分析.