一种通用的可编程双模分频器

提出了一种通用的可编程双模分频器,电路主要由3部分组成:9/8预分频器,8位可编程计数器和ΣΔ调制器构成。通过打开或者关断ΣΔ调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC0.18μm1.8V电源CMOS工艺的SpectreVerilog仿真表明:它能在分频比56-2047范围内工作,最大工作频率大于2GHz,消耗的电流小于4mA,适合应用在高性能的频率综合器中。     

一种适用于高速CMOS传感器的数据传输方法

为了解决高速CMOS图像传感器数据传输问题,采用了一种适合于大数据流量的CameraLink的传输方法。将传感器输出的信号经过FPGA的预处理,然后转换成CameraLink标准的低电压差分信号(LVDS)进行传输,从而进行了高传输率下数据的传输,并介绍了设计过程中的注意事项。     

一种通用的可编程双模分频器

提出了一种通用的可编程双模分频器,电路主要由3部分组成: 9/8预分频器,8位可编程计数器和ΣΔ调制器构成。通过打开或者关断ΣΔ调制器的输出来实现分数和整数分频两种工作模式,仅用一个可编程计数器实现吞脉冲分频器的功能。9/8预分频器采用提高的TSPC动态触发器实现,而可编程分频器和调制器采用数字综合后布局布线的方法实现。基于SMIC 0.18μm 1.8V 电源CMOS工艺的SpectreVerilog仿真表明：它能在分频比56-2 047范围内工作,最大工作频率大于2GHz,消耗的电流小于4mA,适合应用在高性能的频率综合器中。     

一种应用于高速锁相环的宽锁定范围注入锁定分频器

针对传统的注入锁定分频器锁定范围较窄的问题,提出了一种用于毫米波锁相环的注入锁定分频器.基于55 nm CMOS工艺,设计了一种宽锁定范围的二分频注入锁定分频器.提出分布式差分注入的方式,增强注入电流与注入效率,采用高阶变压器作为谐振腔,在不使用调谐机制的条件下,有效增大了分频器的锁定范围.此外,还对传统buffer的结构进行改进,增强谐波抑制能力,保持了较宽的锁定范围.电路仿真结果表明,提出的分频器电路在0 dBm注入功率下可在22.8～36.3 GHz频段内完成二分频功能,达到45.7％的锁定范围,电路的功耗为3.54 mW(不含buffer).     

一种通用分频器的设计与CPLD实现

提出了一种通用分频器的设计与采用CPLD实现的方法,该分频器有较强的通用性,使用方便,它只有一个控制信号即分频比,分频比大小没有限制、可调,无论分频比为奇数或者偶数时,其分频时钟都可实现均匀(即等占空比).给出了设计方案及其原理,提供了一个CPLD设计实例,使用了Verilog-HDL语言进行设计,并在MAX PLUS软件上进行了仿真,提供了仿真结果和占空比公式,仿真结果表明:这种分频器是可以实现的.     

一种改进的程序分频器

对铷频标中的频率合成器内的程序分频器进行了设计，并介绍了改进后的程序分频器。实验结果表明，该程序分频器用于铷频标的频综器中性能指标满足要求。     

一种可控分频器设计的新方法

本文提出了一种新的可控分频器设计方法一脉冲剔除法,采用该方法可以实现占空比50％的整数分频和近50％占空比的半整数分频．分频系数由控制端给定。文中给出了N=3时的分频电路设计,并时电路进行了仿真和测试,结果符合设计要求。     

0.18μm CMOS高集成度可编程分频器的设计

采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于：基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.     

一种适应于低电压工作的CMOS带隙基准电压源

采用0．5μm标准的CMOS数字工艺,设计了一种适用于低电压工作的带隙基准电压源．其特点为通过部分MOS管工作在亚阈值区,可使电路使用非低压制造工艺,在1．5 V的低电源电压下工作．该电压源具有结构简单、低功耗以及电压温度稳定性好的特点．模拟结果表明,其电源抑制比可达到88 db,在-40～140℃的范围内温度系数可达到1．9×10-5／℃,电路总功耗为37．627 5 μW．     

高速频率合成器的一种实现方法

介绍了高速频率合成器的一种实现方法和所设计的频率合成器工作频率的预置方法，并给出了系统框图和关键电路     

一种高速14/16双模相位开关预分频器

分析了无线通信领域频率综合器的关键模块高速预分频器(prescaler)的设计方法,并根据电路要求设计了一个适用于WLAN 802.11a/b/g标准的14/16双模相位开关预分频器.该电路采用SMIC 0.18μm CMOS工艺实现,总芯片面积470μm×420μm.测试结果表明在1.8 V电源电压下它的正常分频范围高达1.46~6 GHz.当输入频率为6 GHz时,电路在14和16两种分频模式下相位噪声分别为-117.70 dBc/Hz@10 kHz和-118.36 dBc/Hz@10 kHz.     

用于超小型快速截获接收机的频率合成器

该文针对超小型快速截获接收机的需求，研究了锁相式频率合成技术，采用宽带锁相环和电压预置法来提高频率捷变速度，同时，采用带阻滤波器，相位补偿电路来改善宽带锁相环的杂散性能和稳定性。     

无线局域网射频前端VCO及高速双模预分频器设计

论述了一种应用于802．11a无线局域网射频前端高速频率合成器中两个关键模块的设计：负阻LC压控振荡器(VCO)与高速双模分频器(DMP)的射频全芯片集成。采用0．18pmCMOS工艺,1．8V电压下进行仿真,VCO仿真偏离4．5GHz中心频率500kHz时,相位噪声为—119dBc／Hz,VCO调谐范围为15％。除8／9双模预分频器实现了高速、低抖动、低功耗设计。均方差抖动9ps,核心部分电源电流消耗3．9mA。     

适用于多种无线通信标准的宽带CMOS频率综合器

采用小数分频锁相环路、正交单边带混频器和除2除法器设计了一款全集成CMOS频率综合器,以满足多种无线通信标准的要求.提出基于双模压控振荡器（DMVCO）的频率综合器架构,一方面能够通过除2除法器覆盖3GHz以下的无线通信频段,另一方面DMVCO自身又替代了额外的多相滤波器来抑制混频器引入的镜像杂散.频率自动校准电路能对压控振荡器的频率进行快速、准确的校准.频率综合器采用TSMC 0.13μmCMOS工艺进行设计.仿真结果表明,在输出频率为900MHz时频偏在0.6MHz处,频率综合器的相位噪声为-122dBc/Hz;在功耗不大于56mW的情况下,频率综合器实现了0.4～6GHz的频率覆盖范围.     

适用于多边带频分复用超宽带系统的CMOS频率综合器

采用整数分频锁相环、单边带混频器、多相位滤波器、频率选择器设计了适用于多边带频分复用超宽带系统的频率综合器.该频率综合器可以产生3.432,3.96,4.488 GHz 3个频率信号,仿真结果表明该电路提供大于35.29 dB,边带杂散抑制性能,频率信号之间的切换时间小于1.35 ns,相位噪声积分为2.62°,满足了超宽带通信系统收发机对于本地时钟性能的要求.频率综合器采用0.18μm RF CMOS工艺设计,在1.8 V电源电压下,总功耗为66.6 mW.     

2.4 GHz频率合成器可编程分频器设计与实现

介绍了一种应用于802．11b的频率合成器中的可编程分频器．采用级联的异步2分频电路配合相位开关技术,消除了在2．4GHz的高频下分频比改变时产生的毛刺．通过检查初始相位特征信号,解决了由相位开关技术产生的初始相位不确定性问题．仿真结果表明,电路具有很好的稳定性,解决了频率合成器的速度瓶颈;把预分频器调节到合适的直流电平上,可以降低整个电路的功耗．另外,这种除法器有较大的分频比范围,能够应用于不同的设计。     

0.25 μm CMOS蓝牙射频接收机前端

采用TSMC 0.25 μm CMOS工艺，设计了一种2.4 GHz CMOS低中频结构的蓝牙射频接收机前端.整个接收机前端包含全差分低噪声放大器、混频器以及产生正交信号的多相滤波器.叙述了主要设计过程并给出了优化仿真结果.采用Cadence SpectreRF进行仿真，获得了如下结果：在2.5 V工作电压下，中频输出增益为21 dB，噪声系数为7 dB，输入P 1 dB为-21.3 dBm，IIP3为-9.78 dBm，接收机前端总的电流消耗为16.1 mA.     

高频低压Rail-to-Rail CMOS功率输出级

提出了一种结构简单的Rail-to-Rail CMOS输出级,采用0．25μm工艺,用SPECTRE对其进行了仿真：供电为3．3V单电源,在频率为10MHz时,其输出阻抗为0．8n,静态功耗为20mW;当输入正弦信号的频率为10MHz,峰一峰值为2．7V,所接负载为50n时,其输出失真小于-53dB;它可以工作在50MHz以上。     

基于吉尔伯特型的CMOS射频混频器的设计

采用多晶电阻作为输出负载、开关对的源极注入电流、共源节点串联电感、驱动级的源简并阻抗方法,提出了一种新型的双通道正交混频器,并采用Candence完成了电路设计.仿真结果表明：在电源电压为1.8V,本振信号输入功率为3 dBm的时,混频器在1 MHz中频处的单边带噪声系数为7.47 dB,在100 kHz中频处为9.35 dB,在10 kHz中频处为16.39 dB;变频增益降为8.46 dB.提高了线性度,且其三阶交调点为8.42 dBm.