一种基于混合频率的微处理器设计方法

为了在微处理器结构优化的同时保持合理的硬件开销,提出了一种混合频率策略.它允许流水线模块根据各自逻辑复杂度选择不同的工作频率;通过提高简单模块的工作频率,并增加复杂模块的并行度,以实现流水线的指令吞吐率的优化.实验表明,相比商业化的处理器,该策略下的超标量结构在保持电路和功耗开销的同时,指令吞吐率平均有23%的提高.     

多发射处理器的指令调度算法研究

RISC体系作为精简指令集计算机的兴起,使得多发射处理器的指令调度算法成为研究热点。本文从程序块划分和执行角度,讨论了多发射处理器的指令调度算法,介绍了几种局部指令和全局指令调度的影响力较大的算法。它们通过指令调度的优化,提高多发射处理器内部功能部件的执行并行性。本文还给出了进一步研究方向,构造多发射结构多处理器并行处理系统,实现处理器之间的并行技术和处理器内部的并行技术的整合。     

多发射处理器的指令调度算法研究

RISC体系作为精简指令集计算机的兴起,使得多发射处理器的指令调度算法成为研究热点.本文从程序块划分和执行角度,讨论了多发射处理器的指令调度算法,介绍了几种局部指令和全局指令调度的影响力较大的算法.它们通过指令调度的优化,提高多发射处理器内部功能部件的执行并行性.本文还给出了进一步研究方向,构造多发射结构多处理器并行处理系统,实现处理器之间的并行技术和处理器内部的并行技术的整合.     

多线程微处理器指令双发射结构的设计与实现

单线程性能是处理器设计中需要考虑的重要因素.基于T2设计并实现了单线程双发射结构,以开发单线程的指令级并行、提高单线程性能;并对此结构搭建了完备的验证平台,通过加速比对改善前后的两种结构进行了性能评估,评估结果表明,本文设计并实现的单线程双发射结构能够有效提高单线程的性能.     

超长指令字DSP处理器的共享寄存器堆设计

共享数据寄存器堆设计是超长指令字DSP处理器实现的难点.它的访问延时成为处理器的关键延时之一.在一高性能超长指令字DSP处理器的设计中,通过对传统单周期读写寄存器堆的设计方案进行深入的分析和研究,优化关键路径,设计出双周期读写结构的寄存器堆.通过电路实现比较后证实,双周期方案在减少27%访问时间的同时减少23%的面积.     

一种低功耗的多端口寄存器文件结构设计

为了降低寄存器功耗而不损失处理器性能,提出一种基于读写队列的多体寄存器文件结构(multi-bank register file,MBRF)。该结构使用多个寄存器体来分担多端口的访问压力,并且为每个寄存器体设置相应的读写队列;通过指令分解将读写操作缓存在队列中,从而消除多体结构潜在的访问冲突;采用组合和旁路2种分配策略,减少缓冲队列的长度和对寄存器的读写请求。该结构在一个四发射的超标量模拟器上进行评估。研究结果表明:整个寄存器文件最终节省了52%的功耗,而处理器的IPC损失仅为1.6%。与其他寄存器文件相比,基于读写队列的MBRF结构在多发射处理器应用中具有明显的优势。     

一种针对嵌入式处理器的动态调度控制器设计

针对嵌入式处理器数据相关问题,设计了一种动态调度控制器.与传统的停流水线控制器相比,只增加一个单指令缓冲器及一些判断逻辑,能有效降低数据相关造成的影响.在FFT及FIR实验中,流水线冲突分别减少75%和62.5%,处理器面积仅增加8.2%.     

一种同时多线程指令队列竞争缓解策略

同时多线程结构利用线程级并行和指令级并行的优势,提高了指令吞吐率,但线程对关键资源（如指令队列）的竞争会削弱这种优势,造成资源浪费,又会降低处理器性能。提出了指令队列利用参数,通过分析指令队列利用率与处理器性能的关系,用实验评估了在四线程情况下,典型静态指令队列竞争缓解策略（如Dwarn、2OP_Block、Static）及其组合对处理器性能的影响。给出了load依赖链模型,分析了基于load依赖链的基准程序线程特性,提出了一种结合线程特性的指令队列竞争缓解策略。实验结果表明,该策略能够加速执行指令吞吐率较高的线程,通过提升此类线程的性能使整体指令吞吐率进一步增加。     

基于信号机制的硬件多线程实现

目的研究基于可编程逻辑的32位MIPS流水线处理器应用硬件多线程方式的实现。方法首先描述了新的线程管理指令,以使处理器可以支持4个线程;其次通过编写硬件描述语言并进行相应的功能仿真以及后续的时序仿真,确保功能和时序的正确性;最后通过Xilinx ISE对Spartan3e芯片进行综合。结果综合结果显示在逻辑块中多线程占用了25%的开销,最大的部分来自于多个程序计数器、本地状态寄存器和线程切换的相关逻辑。结论通过功能仿真对比,发现4线程处理器的性能相比较单线程有很大提升。     

五级流水线 RISC-V 处理器软硬件协同仿真验证

针对国内 RISC-V(Reduced Instruction Set Computer-Five)处理器领域的空白以及对处理器性能的优化问 题, 将开源 3 级流水线 RISC-V 处理器 VScale 扩展为 5 级流水线处理器。 在对比 3 级流水线和 5 级流水线的差 异的基础上, 为 5 级流水线设计了冒险检测以及旁路单元, 解决了 5 级流水线的数据相关问题, 并为该处理器 编写外设(LCD1602、 UART)控制器, 最终在 FPGA(Field-Programmable Gate Array)开发板上实现了软硬件协同 仿真。 仿真结果表明, 扩展后的处理器运行正常, 且速度比扩展前的处理器快约 30%。     

转移预测技术在高性能微处理器设计中的应用

在现代高性能处理器的设计中,需要采取各种技术来提高指令吞吐率以提高性能.首先简要介绍了流水线以及常见的指令转移预测技术,比较了各种不同的技术的优缺点和适用范围,最后对转移预测技术的发展作了展望.     

嵌入式数控系统G代码解释器的设计与实现

本文在基于ARbI＋DSP的网络化嵌入式数控系统的基础上，设计出一种流水线处理方式的G代码解释方法，以流水线的方式对加工代码进行编译-解释，减少指令执行的时间，增强了嵌入式处理器的G代码处理能力。该G代码解释器在ADS1．2编译环境下调试通过，移植在S3C4480芯片中，运行效果良好。     

数字信号处理器综合测试方案

该文以16位数字信号处理器测试为例,形成涵盖主要功能块的测试方案.对于指令部分,强调δ 和δ-的故障模型作为测试的重点;指令顺序先对内部寄存器读、写指令测试,然后测试其它指令;流水线指令测试按照数据条件、条件相关、转移相关的“写后读”方法进行测试;通用寄存器堆部分,结合边界扫描的MARCH B算法进行测试;中断部分,采用了全扫描链的中断测试算法;形成了整体数字信号处理器测试方案,并给出算法的测试程序、具体例子、测试程序统计结果.     

CCITT G.721 ADPCM编解码器软件实现

本文论述了 CCITT 1986年10月提出的32kb/s ADPCM 语音压缩编码 G.721建议的基本结构,自适应量化和自适应预测算法基本原理,并利用数字信号处理器 TMS 32010的各种运算技巧,尽量压缩指令执行时间,用计算机模拟标准算法作为调试手段,完成了 G.721标准的编码器和解码器全部功能,达到运算精度与 G.721完全一致,并全部通过了数据测试序列.     

CORDIC算法在捷联导航系统姿态解算中的应用

在传统CORDIC算法的基础之上,通过增加迭代次数,对迭代参数进行优化筛选,提高了运算精度,通过在Altera公司NiosⅡ处理器中增加自定义指令的方式完成了硬件实现.最终将其运用到了捷联导航捷联姿态解算算法中,使解算结构得到简化,速度得到提升.     

10级流水线双精度浮点乘法器的设计

提出了一种基于IEEE754标准的双精度浮点乘法器的流水线设计方法. 该方法面向32bit数据通路的数字信号处理器,每个64bit双精度浮点操作数划分为2个32bit数据, 采用32bit×32bit无符号阵列乘法器实现有效数的相乘,并通过控制部分积与其选择信号在流水线中的同步传递,用1个66bit加法器实现了4个部分积的相加. 采用提出的舍入方法完成了有效数的舍入. 整个双精度浮点乘法器的设计分为10级流水线. 硬件仿真验证了该方法的正确性和有效性.     

一种降低流水化指令缓冲存储器泄漏功耗的设计方法

流水化的指令缓冲存储器通常被用于高频率处理器中,以提高取指带宽。然而,在以往的研究工作中,对流水化指令缓冲存储器的泄漏功耗问题关注较少。在工作中发现流水化的指令缓冲存储器较之传统的指令缓冲存储器能够更好地提供降低泄漏功耗的机会。通过这一观察,提出根据取指地址的要求来动态管理指令缓冲存储器中行的活动--仅仅使需要访问的行处于正常活动状态,而其他行均被控制在低电压模式下,从而大幅度降低这些行的泄漏功耗。通过模拟评测发现,该方法使流水化的指令缓冲存储器的泄漏功耗降低了77.3%,而处理器的性能损失仅为0.32%。     

一种降低流水化指令缓冲存储器泄漏功耗的设计方法(英文)

流水化的指令缓冲存储器通常被用于高频率处理器中,以提高取指带宽。然而,在以往的研究工作中,对流水化指令缓冲存储器的泄漏功耗问题关注较少。在工作中发现流水化的指令缓冲存储器较之传统的指令缓冲存储器能够更好的提供降低泄漏功耗的机会。通过这一观察,提出根据取指地址的要求来动态管理指令缓冲存储器中行的活动——仅仅使需要访问的行处于正常活动状态,而其他行均被控制在低电压模式下,从而大幅度降低这些行的泄漏功耗。通过模拟评测发现,该方法使流水化的指令缓冲存储器的泄漏功耗降低了77.3%,而处理器的性能损失仅为0.32%。     

NAND Flash流水线管理技术研究

NAND Flash在消费电子和PC领域应用相当广泛,随着ONFI标准的提出,部分闪存支持DDR读写方式,总线速率大大提高,闪存的存储管理技术显得尤为重要。本文基于NAND Flash存储管理硬件平台,针对流水线技术进行研究。主要研究流水线的数据通路和指令通路的构建方式以及指令控制方式。根据NAND Flash不同指令的特点,建立智能流水线指令控制器,最后测试和分析了流水线管理器的性能。     

八位高性能低功耗微控制器的设计与实现

分析了降低微控制器功耗的理论基础上,保持系统高性能前提下,通过改进基于流水线的时序结构和体系结构的优化,降低功耗。设计完成了兼容PIC16C57指令集,具有取指、执行两级流水线、单周期单指令(除程序转移指令外)低功耗的微控制器。