从Verilog到VHDL的翻译器VtoV的设计与实现

研究硬件描述语言Verilog和VHDL共有的语言特性,研制SUN SPARC2工作站环境下的翻译系统。在SUN SPARC2工作站平台上使用C＋＋提取出一个组通用的硬件数据结构,可以进行代码重用。在SUN SPARC2工作站上设计和实现了一个从硬件描述语言Verilog到VHDL的翻译器VtoV。该翻译器能够实现从Verilog的行为子集到VHDL的转换。     

硬件描述语言VHDL到Verilog的翻译

分析了两种常用硬件描述语言 Verilog和 VHDL的语言特征 ,找出它们之间内在的对应关系 ,并阐述了由 VHDL向 Verilog语言翻译的实现方法。这对于硬件设计具有辅助作用     

单片机与FPGA逻辑接口的Verilog实现

提出了一种FPGA与MCS51单片机接口的逻辑实现方法,并给出了Verilog硬件描述语言的源程序。本设计在实际电路中得到验证,其性能是可靠的。     

基于Verilog HDL语言描述的卷积码编码器的设计

卷积码作为一种性能优良的差错控制编码,在通信系统中有着广泛的应用。本文在介绍卷积码原理和描述方式的基础上,以1/2卷积码为例重点详细阐述了基于Verilog HDL的卷积码的编器的设计。     

Verilog RTL模型

VLSI集成电路芯片测试技术正在向高层次测试推进，针对Verilog硬件描述语言，提出了一种在寄存器传输级（register transfer level,RTL)上的电路模型VRM，该模型着重于实际应用，可输出文本格式文件，便于开发实用的RTL级故障模拟和RTL级测试生成等软件。基于该模型。还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性。     

实现VHDL与Verilog HDL混合编程的一种方法

介绍了一种在Maxplus Ⅱ下实现Verilog HDL语言和VHDL语言混合编程的方法，并进行了比较．以CRC电路为例进行了介绍．在混合编程的指导思想下，可以实现Verilog HDL和VHDL编写的模块．     

一种高效的Verilog预处理工具的实现

使用Perl语言,采用面向对象的编程(OOP)方法,讨论了一种Verilog预处理工具的设计.这种设计,使该预处理工具能支持多进程预处理,允许同时处理多个文件,从而提高了预处理的效率.本设计由多个函数构成,并且采用Package形式对预处理工具进行封装,外界环境通过调用Package里面的函数进行预处理,以及间接访问Package的内部数据结构.实验结果表明,该预处理工具能完全实现Verilog预处理的功能,与非OOP设计的预处理工具比较,OOP方法明显提高了预处理工具的效率.     

基于Verilog HDL设计的PWM输出控制

介绍了一种利用硬件描述语言Verilog HDL设计PWM输出控制的方法,用以实现电机控制、交流检测等功能.并以电机控制为例,重点对硬件电路和软件设计进行了论述.与纯硬件电路相比,硬件描述语言VerilogHDL设计的电路可以根据需要随时进行改变,使得电路的实时性和设计弹性得到了较大的提高.     

基于Verilog HDL设计的PWM输出控制

介绍了一种利用硬件描述语言Verilog HDL设计PWM输出控制的方法,用以实现电机控制、交流检测等功能。并以电机控制为例,重点对硬件电路和软件设计进行了论述。与纯硬件电路相比,硬件描述语言VerilogHDL设计的电路可以根据需要随时进行改变,使得电路的实时性和设计弹性得到了较大的提高。     

Verilog HDL数字钟电路的设计研究

在Quartus II软件平台上采用电路图和文本文件相结合的方式完成数字钟电路的层次化建模,该电路具有正常显示(计时)、时间调整(校时)、闹铃、秒表等功能。整个电路最终经FPGA实验板的下载验证表明设计方案切实可行。本文通过对数字钟层次化设计的详细阐述,旨在使数字系统的学习者掌握基于FPGA的自顶而下的设计思路,又在实例设计中展现出Verilog HDL与C语言编程的不同。     

Verilog HDL与SystemC的语法等效性

针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与VerilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的VerilogHDL的描述总可以在SystemC中找到对应描述;开发EDA设计工具,实现从VerilogHDL描述的知识产权自动转换到SystemC描述是可行的.     

Verilog HDL语言RTL级描述的可综合性

所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法。由于Ｖｅｒｉｌｏｇ ＨＤＬ（Ｖｅｒｉｌｏｇ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）本身的特点，许多面向仿真的语句虽符合语法规则却是不能综合的，这在设计中必须加以避免。同时讨论了如何写出Ｖｅｒｉｌｏｇ ＨＤＬ可综合风格的ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）级语言描述的程序。     

基于Verilog HDL的简易数字频率计设计

利用“自顶向下”的设计方法,采用VerilogHDL硬件描述语言和原理图描述相结合的方式,设计了简易数字频率计系统,并在Quartus11软件环境下对设计项目进行了编译和时序仿真。仿真结果表明,该设计能根据输入信号频率进行量程自转换调整。给出了测量结果并在实验板上4位七段数码管上进行正确显示．     

基于Verilog HDL的有限状态机设计

介绍Verilog硬件描述语言(HDL)历史及其特点,有限状态机(FSM)广泛适用于设计数字系统的控制模块,包括组合逻辑和寄存器逻辑,设计的可综合状态机有多种编码风格,语言描述较为抽象,通过研究总结一般编写状态机的方法、步骤和设计要点来设计一个自动转换量程的频率计控制器并对之进行仿真。     

EDA技术中的硬件描述语言——Verilog HDL

电子设计自动化 (EDA)的关键技术之一是要求采用形式化方法来描述数字系统的硬件电路 ,VerilogHDL是目前功能最强大的EDA硬件描述语言之一 ,本文在介绍VerilogHDL语法结构的基础上 ,结合电路实例进一步阐述VerilogHDL易学、简洁、灵活、高效的编程风格     

基于Verilog HDL的DDR2 SDRAM控制器设计

文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。     

基于Verilog HDL的DDS相位累加器的一种优化设计

通过对基于VerilogHDL的DDS相位累加器的传统设计方法的对比分析,提出了应用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案,该方案既具有提高速度又具有节约资源的优点,并且以一个八位相位累加器为例,给出了实验仿真结果。     

RTL组合电路描述的Verilog HDL编译器的设计

设计了一个针对ISCAS85／89Benchmark,用于RTL组合电路VerilogHDL描述的编译器,这个编译器可以作为RTL电路测试研究的辅助工具,在对VerilogHDL和RTL描述的特点进行分析的基础上,阐述了该编译器解析VerilogHDL描述、创建功能模块类库和RTL描述转化为无层次分块的门级描述的基本原理,提出了主要问题的解决策略。