一种功率器件结终端新技术

简单地介绍了结终端技术与功率器件的击穿电压的关系及影响器件击穿电压的因素和功率器件的设计中经常使用的各种结终端技术.提出了带有抗反型层的全场板终端结构,阐述了它的基本原理,并利用Medici软件对其击穿特性进行了模拟.给出了模拟结果.     

铝衬底微等离子体阵列的制作与光电特性测量

在铝衬底上采用光刻工艺制作了带有氧化铟锡(ITO)透明电极的微等离子体阵列,实验研究了该微等离子体阵列在30～100 kPa氖气中的放电特性和发光特性.不同微腔尺寸的微等离子体阵列实验结果表明,对于微腔直径为150μm的器件,击穿电压随着工作气压的升高先下降后上升,并且在53.2 kPa时达到最小值212 V.通过对微腔直径为50μm和30μm器件的击穿电压比较发现,在气压较低时,微腔尺寸大的器件更容易击穿,当气压较高时,微腔尺寸小的器件更容易击穿,并且微腔尺寸小的器件随着气压的升高击穿电压下降得更快.与目前商业等离子体显示器件(PDP)的击穿电压相比,微腔器件的击穿电压更低,而且在高气压下,采用更小的微腔作为PDP的显示单元,可以提高PDP的分辨率.     

利用PN结的C—V特性来测其击穿电压

提出了一种通过测量ＰＮ结的势垒电容的Ｃ－Ｖ特性来测量ＰＮ结的击穿电压ＶＢ的方法，与传统的方法相比它有更精细的击穿特性曲线；同时也为Ｃ－Ｖ仪开发了一种新的应用。     

槽栅槽源SOI LDMOS器件结构设计与仿真

为了提高SOI(silicon on insulator)器件的击穿电压,同时降低器件的比导通电阻,提出一种槽栅槽源SOI LDMOS(lateral double-diffused metal oxide semiconductor)器件新结构.该结构采用了槽栅和槽源,在漂移区形成了纵向导电沟道和电子积累层,使器件保持了较短的电流传导路径,同时扩展了电流在纵向的传导面积,显著降低了器件的比导通电阻.槽栅调制了漂移区电场,同时,纵向栅氧层承担了部分漏极电压,使器件击穿电压得到提高.借助2维数值仿真软件MEDICI详细分析了器件的击穿特性和导通电阻特性.仿真结果表明:在保证最高优值的条件下,该结构的击穿电压和比导通电阻与传统SOI LDMOS相比,分别提高和降低了8%和45%.     

用GAT器件实现高电压与高频率、高电流增益兼容的定量分析

通过作者最近建立的关于GAT器件集电结耗尽层电位分布和电场分布的二维解析模型,定量研究了GAT的基区穿通电压VPI以及GAT的雪崩击穿特性并且解释了该器件实现高击穿电压与高电流增益兼容的实验结果     

硅整流管击穿机理的研究

本文研究了R形转折特性的转折电压U_T和10mA时的击穿电压U_(10)与环境温度T_a的关系、击穿区的V—I特性、表面空间电荷区光电流与反偏压的关系及击穿点的位置和形态的液晶显示。据此分析了上述器件的击穿机理,并从工艺上探讨了避免发生这种击穿的途径。     

SOI RESURF器件高压互连线效应的二维解析模型

高压互连线效应是影响集成功率器件性能的重要因素之一.首先提出一个高压互连线效应对SOI横向高压器件的漂移区电势和电场分布影响的二维解析模型,进而得到漂移区在不完全耗尽和完全耗尽情况下的器件击穿电压解析表达式,而后利用所建立的模型,研究器件结构参数对击穿特性的影响规律,定量揭示在高压互连线作用下器件击穿多生在阳极PN结的物理本质,指出通过优化场氧厚度可以弱化高压互连线对器件击穿的负面影响,并给出用于指导设计的理论公式.模型的正确性通过半导体二维器件仿真软件MEDICI进行了验证.     

电力硅半导体器件耐压的高温特性和稳定性的研究

本文研究和分析了电力硅半导体器件的耐压在高温下降低及耐压稳定性差的原因.借助于液晶显示和表面电场测试,作者发现器件耐压降低是由于表面击穿或边缘近表面区的耐压转折,器件成为表面限制器件所致. 整流管的表面击穿主要是由于在N~ -N结处发生表面电场集中所引起.通过选择合适电阻率的硅单晶和基区片厚,或正确地控制N~ 区掺杂浓度的分布和表面造型,可以得到具有优良的耐压高温特性和高稳定性的体击穿器件.击穿电压达1-3千伏的硅整流管最高允许结温可达160-200℃. 本文引入一耐压特性判别值S参数(S=(M_sa_2)/(M_Va_V))到晶闸管的设计中.如S>1,晶闸管为表面限制器件,其高温特性不良;相反,如S<1,则晶闸管为体特性器件,其高温特性优良.为了获得体特性器件,应采用比最佳设计中所得最佳电阻率要低些的硅单晶和相应较厚的片厚.按此方法设计,作者得到最高允许结温可达125°-160℃的晶闸管试样.     

采用Q—V系统研究掺稀土ZnS薄膜电致发光

Q-V特性测试系统及亮度测试系统对ZnS:RE及ZnS:REF_3 器件进行传输电荷密度、器件阈值电压、器件各层电容、输入电功率密度及发光亮度等参数的测量,通过实验公式对各项参数定量计算,作出特性曲线,并对结果作了讨论。     

新型4H-SiC肖特基二极管的仿真与分析

设计了斜面结构碳化硅肖特基二极管(4H-SiC SBD)并且在器件中加入场环结构,通过基于半导体物理理论的计算机辅助设计软件(Silvaco-TCAD)分析计算了常规结构和新结构SiC-SBD器件的V-I特性、击穿电压、温度热学分布。对比计算结果,可知新结构SiC-SBD器件击穿电压提高至2300V,导通电阻减小,温度热学分布明显优于常规结构SiC-SBD器件。     

平面型电力电子器件阻断能力的优化设计

利用场限环终端结构及P^ I(N^-)N^ 体耐压结构分析了平面型电力电子器件的阻断能力，提出了一种优化设计阻断能力的新方法，通过将器件作成体击穿器件，使其终端击穿电压与体内击穿电压之间达成匹配，从而可提高器件阻断能力的稳定性和可靠性，并降低器件的通态损耗及成本。最后通过制作具有PIN耐压结构的GTR和引用国外有关文献验证了该方法的正确性。该方法可直接推广到整流器，晶闸管，GTR，IGBT，IEGT和MCT等多种平面型电力电子器件设计中。     

大功率P沟道VDMOS器件设计与工艺仿真

作为现代电力电子核心器件之一的P沟道VDMOS(vertical double-diffuse,MOS)器件,一直以来由于应用领域狭窄而并未得到足够的研究。以P沟道VDMOS器件为研究对象,为一款击穿电压超过-200V的P沟道VDMOS设计了有源区的元胞结构及复合耐压终端结构,并开发了一套完整的P沟道VDMOS专用非自对准工艺流程。最后通过仿真得到器件的击穿电压超过-200V,阈值电压为-2.78V,完全满足了设计要求,也为下一步流片提供了有益的参考。     

槽栅结构SiC材料IGBT的仿真及优化分析

运用半导体物理理论和功率器件模拟软件（SILVACO-TCAD）,研究了新型宽禁带材料SiC槽栅结构IGBT功率半导体器件的电学特性,模拟了不同厚度和掺杂浓度漂移层和缓冲层的IGBT器件的阈值电压、开关特性和导通特性曲线,并分析了漂移层和缓冲层厚度及掺杂浓度对电学特性的影响。结果表明,当SiC-IGBT功率器件漂移层和缓冲层厚度分别为65 μm和2.5 μm,掺杂浓度分别为1×10¹⁵和5×10¹⁵cm^-3时,得到击穿电压为3400 V,阈值电压为8 V。     

平面型电力电子器件场环终端的优化设计与试验研究

对平面型电力电子器件场环终端进行了优化设计与试验研究，提出了用混合因子Ｍｘ（载流子密度与固定电荷密度之比）作为判断理想耗尽区近似是否合理的指标，采用零场强度边界判定法，开发出能在３８６型或４８６型微机上进行模拟器件反偏状况的优化设计程序，根据设计结果制作了几种不同结构的场环器件，以测量其实际耐压，单结在１ｋＶ左右，改进后的方案用于高压ＳＩＴＨ器件的研制，耐压在１．２ｋＶ左右，最高可达１．５ｋＶ。     

VDMOS器件击穿特性研究

本文给出了具有场环和场板的穿通型ＶＤＭＯＳ结构的击穿电压的解析表达式。产通过与在ｎ／ｎ＾＋外延衬底上制造的带有场环的二级管结构的ＶＤＭＯＳ器件的实验结果，进行比较，二者吻合的很好。     

漂移区槽氧高压SOI-LDMOS器件模型

为了获得SOI-LDMOS器件耐压和比导通电阻的良好折衷,提出了一种漂移区槽氧SOI-LDMOS高压器件新结构．利用漂移区槽氧和栅、漏场板优化横向电场提高了横向耐压和漂移区的渗杂浓度．借助二维仿真软件对该器件的耐压和比导通电阻特性进行了研究,结果表明该器件与常规SOI—LDMOS结构相比在相同漂移区长度下耐压提高了31％．在相同耐压下比导通电阻降低了34．8％．     

SITH耐压容量的控制和调节

分析了SITH结构的掺杂电阻率、N－基区厚度、沟道尺寸以及终端结构对正向阻断电压的影响，分析了其横向自掺杂、沟道尺寸、外延层以及相关因素对栅－阴极击穿电压的影响，讨论了如何进行正向阻断电压和栅－阴极击穿电压的控制和调节。     

基于衬底偏压电场调制的高压器件新结构及耐压模型

提出一种基于衬底偏压电场调制的薄层硅基LDMOS高压器件新结构,称为SB LDMOS.通过在高阻P型衬底背面注入N~+薄层,衬底反偏电压的电场调制作用重新分配体内电场,纵向漏端电压由源端和漏端下两个衬底PN结分担,器件的击穿特性显著改善.求解漂移区电势的二维Poisson方程,获得表面电场和击穿电压的解析式,研究器件结构参数对表面电场和击穿电压的影响.仿真结果表明,与埋层LDMOS相比,SB LDMOS击穿电压提高63%.     

SOI双槽隔离结构的耐压特性

理论推导了绝缘体上硅(SOI)双槽隔离结构的耐压模型.该模型表明,在SOI双槽隔离结构中,因隔离氧化层压降的不均衡,高压侧隔离氧化层提前发生介质击穿,从而导致SOI双槽隔离结构的临界击穿电压小于理论值.增大沟槽纵横比和减小槽间距可以减弱隔离氧化层上压降的不均衡性,提高SOI双槽隔离结构的临界击穿电压.Sentaurus器件仿真软件的模拟结果和华润上华半导体有限公司0.5μm 200 V SOI工艺平台下的流片测试结果均证明,减小槽间距和增大沟槽纵横比是提高双槽隔离结构临界击穿电压的有效方法,同时也证明了该耐压模型的正确性.