一种高效的JPEG2000位平面编码器设计

针对JPEG2000 芯片实现时的硬件复杂性和编码效率低的问题,通过分析编码所需状态变量的产生机制,得到了一种最高有效位(MSB)检测电路,它能使状态变量实时产生.同时,在 3 个通道编码时引入列快速扫描电路,它在清除通道编码中设计了游程编码和0编码的流水实现电路,最后得到了位平面编码器 0冗余时钟设计.将此方法用于实现三通道并行的位平面编码器时,相对于单通道的跳点跳列,其运算速度可提高2倍,逻辑电路节约50%,而对于64×64像素的码块,存储器节约20 kb.     

一种用于JPEG2000的高效位平面编码电路

研究了JPEG2000编码芯片的核心模块——位平面编码电路.通过分析EBCOT编码原理、现有算法及硬件实现中存在的问题,提出了一种基于双上文窗口并行的EBCOT系数位建模方法的新型位平面编码电路架构,可以实时生成编码时所需的状态信息,在提高整体编码速度的同时节省存储资源.仿真结果表明,对于一个512×512的YUV图像,采用码块大小为64×64的方式编码,1个时钟周期可以处理4个样本,并且减少约16kbit的存储器需求.     

字节信息流并行CRC-32校验码电路设计与实现

CRC是一种能发现并纠正信息在存储和传输过程中连续出现的多位错误的校验编码.分析CRC码的校验原理及特点,推导相邻字节间的CRC-32校验码的计算方法,利用组合逻辑并行快速计算当前字节的32位CRC校验码,使用Verilog HDL设计编码电路,通过FPGA实现CRC-32编码及检错功能.电路不仅可以计算任意长度的字节信息流的CRC-32校验码,还可嵌入到通信传输系统中快速并行实现CRC-32的编码及检错运算,保证信息正确可靠地传输.     

并行自适应码流(P-AoB)图像编码算法

分析了三个算法,即嵌入式零树小波编码(EZW)、等级树编码(SPIHT)、内嵌块编码(EBCOT),提出了并行自适应码流图像编码算法.在通道内部,采用了块间剪裁算法,对于通道内小波系数的编码,加入了游程编码的思想.模拟实验证明,该算法并行性较高,在码流长度较小的情况下,效果显著.     

MPEG-4并行零树编码电路设计

设计了一种并行的高效MPEG-4零树编码电路.零树编码由于多位平面串行处理的性质,对实时实现是一个较大的挑战.通过巧妙的预处理电路设计,通过简捷的比特或操作和比特非与操作,保证各位平面的独立编码.对于N个位平面的并行处理,编码速度提高N倍量级.另外,编码电路中全新的递归处理的去除,大系数跳过处理的简化以及按优先级顺序竞争输出,使整体电路的资源使用相对于单个编码电路的增加少于N倍.而且,可以完全保证MPEG-4零树编码方案的性能.本文电路在FPGA集成电路平台上进行了验证.     

灰度医学图像的EBCOT位平面快速扫描法

针对JPEG2000中EBCOT编码器位平面扫描耗时多的问题，在分析三通道扫描特性的基础上，提出了一种适宜灰度医学图像渐进传输的三通道快速扫描方法．通过在第一通道生成列省略标志的游程表，克服以固定列群构造的GOCS的缺陷，可实现任意列群组合的跳跃．实验结果表明，所提出的位平面扫描方法的效率较列群省略法更高，时耗减少到列群省略法的94％左右．     

一种八位并行插值型模数转换器的设计

数字技术的飞速发展,使得对模数转换器(ADC)的研究变得越来越重要.论文在并行模数转换器的基础上,结合内插结构设计了包括比较电路阵列、编码模块和输出锁存模块三个模块的八位模数转换器.这种新结构的八位并行内插模数转换器能更好地降低功耗和减小芯片面积;由于该模数转换器加入了抗饱和电路,提高了时钟脉冲的开关速度.利用Candence中的Spectre工具对电路进行了仿真,仿真结果表明,这种模数转换器达到了设计要求.     

基于自适应谱段分组的超光谱图像压缩算法

针对庞大的超光谱数据与有限的卫星信道容量间存在的巨大矛盾,提出了一种新的基于自适应谱段分组的超光谱图像压缩算法.为了充分挖掘图像的谱间相关性,运用该算法对超光谱图像进行了预处理,通过谱段的自适应分组和预测参考帧的选取提高了压缩算法的编码性能,并结合谱间预测和位平面编码分别消除了超光谱图像的谱间和空间冗余.实验结果表明:与传统方法相比,在保证图像质量和较低计算复杂度的前提下,其压缩编码的平均峰值信噪比提高了约2.0～4.5 dB.     

一种新的JPEG2000图像传输误码掩饰算法

提出了一种新的JPEG2000图像传输误码掩饰算法.该算法利用JPEG2000码流的包结构,采用数据隐藏技术,对码流中的低频子带系数进行误码掩饰;对于其他高频子带系数的修复,先利用子带间的相关性,判断误码系数是否存在于一条边缘上,然后再利用同一子带内系数间的相关性,基于JPEG2000按位平面编码的特点,对受损的比特位进行修复.实验结果表明,该算法不管在低频还是高频子带进行误码掩饰,所得到的重建图像效果均好于原有方法,信噪比提高了1～3dB.     

基于AVS音频编码的信息隐藏方法

提出了一种基于AVS音频编码的信息隐藏方法.该方法基于AVS独特的量化与位平面编码模块,使用位平面嵌入与比例因子修改技术,可以有效降低编码器码率控制对信息隐藏效果的不利影响,而且不使数据载体音质受到破坏.在量化过程中实施信息的嵌入,嵌入过程中主动修改比例因子以降低量化噪声.将隐藏信息进行矢量分组与位平面处理,进而在量化过程中将其嵌入到量化频谱中.仿真结果证明：该方法可以有效降低编码器码率控制对信息隐藏效果的不利影响,且嵌入隐藏信息后AVS音质也无明显损失.     

基于JPEG2000低内存低复杂度的图像编码算法

针对JPEG2000内存需求大、计算复杂度高等问题，提出了用提升格式实现的基于行的小波变换方法．以累进方式完成列向的小波变换，可在不影响变换结果的前提下降低对存储容量的需求；同时利用提升格式的特点，进一步节省内存和加快计算速度．针对EBCOT算法3个通道编码、三次扫描操作浪费大量运算时间的情况，应用一次扫描完成3个通道编码操作的算法对其进行改进，不用重复形成上下文，大大减少了运算时间，并保持了JPEG2000的优异性能．     

一种快速循环冗余校验电路的设计

本文简单介绍了循环冗余校验的基本原理．以国际标准CRC-CCITT为研究对象,从串行实现的电路结构出发,通过理论推导,得出了基于逻辑设计的高速CRC并行实现矩阵递推公式．分别设计了这两种结构的CRC-CCITT硬件实现电路,并利用ModelSim6．2软件进行了功能和时序仿真：用16bit位宽的并行CRC电路对32bit数据进行计算,经过2个时钟周期得到校验码．     

一种有效的JPEG2000压缩率控制算法

JPEG2000是一种新型的图像编码标准,它具有优于JPEG标准的率-失真性能.但JPEG2000标准的压缩后率失真(PCRD)优化算法效率较低,尤其在低比特率时JPEG2000编码的熵编码部分(EBCOTTier-1)将有很大一部分计算浪费,因为许多经过编码的比特流在经过JPEG2000压缩码率控制算法后被截断丢弃.提出一种有效的压缩码率控制算法,它利用率-失真斜率的两个属性得到优化的截断点,不需要所有的编码过程,并给出了整个处理过程.与JPEG2000原有的PCRD算法相比,所提出算法可以快速搜索到优化截断点并可减少存储空间尺寸,还可获得与PCRD算法几乎相同的图像质量.     

JPEG2000 DWT变换器和EBCOT编码器的VLSI结构设计

为了进行符合新一代静止图像压缩标准 JPEG2 0 0 0的图像编码 IP核设计 ,提出了基于 JPEG2 0 0 0标准的离散小波变换器 (DWT)和优化截断的嵌入式分块编码器 (E-BCOT)的 VL SI结构。DWT采用的空间组合推举体制算法(SCL A)将基于 9/ 7滤波器的标准推举 (lifting)算法体制快速的运算量降低了 5 / 12。EBCOT采用的并行运算和动态内存控制 (DMC)结构 ,在保证编码速度的前提下 ,最大限度减小了片内小波系数缓存量和访问频率。这 2项设计均可以作为单独的 IP核应用在其他需要高速图像处理的领域 ,如远程监控、数码相机等。     

JPEG2000在空间太阳望远镜中的改进应用

对JPEG2000算法提出了一种新的改进,以提高它的编码效率.通过修改编码顺序,使得在每个Tile中,数据按照其重要性降序编码.从而,码流截断方法也随之简化,并可以提前终止编码,而率失真效果仍接近最优.最后,给出一个可行的并行化方案,可大大缩短运行时间.改进后的JPEG2000更适用于计算资源有限的星上系统,满足了空间太阳望远镜的压缩需求.     

TURBO码网格调制优化设计

提出了一种用欧氏距离分析并行级联网格编码调制（ＴＴＣＭ）的构成及误码率的方法,以最大自由欧氏距离（ＭＦＥＤ）为依据,分析得到目前已有几种构成方案产非最佳ＴＴＣ邮一种构成最佳ＴＴＣＭ的方案,得到了ＴＴＣＭ误码率的计算公式,并地结果进行了仿真,证明了这种的有效性。     

HEVC帧内率失真优化预测模式的并行流水线硬件设计

近年来，随着人们对视频数据需求的不断增加，视频的分辨率和帧率也在不断地提高，而实时视频序列的压缩编码速度往往受到帧率和分辨率的影响，分辨率和帧率越大，编码所需要的时间越长。为了实现更高分辨率和更高帧率的视频序列实时压缩编码，文中设计了一种新的帧内率失真优化预测模式的并行流水线硬件架构，该架构支持最大64×64编码树单元的帧内预测编码。首先设计了9路预测模式并行方案；然后，按照Z型扫描顺序实现以4×4块为基本处理单元的流水线硬件架构，并复用32×32预测单元的预测数据，用以代替64×64预测单元的预测数据，减少运算量；最后，基于该流水线架构，提出了一种新的哈达玛变换电路，用以实现高效的流水线处理。实验结果表明：在Altera Arria 10系列的现场可编程门阵列上，该9路模式并行架构仅占用75 kb的查找表和55 kb的寄存器资源，主频可以达到207 MHz，完成一个64×64编码树单元的预测仅需要4 096个时钟周期，最大能够支持1 080 P分辨率99 f/s全I帧的实时编码；与已有设计方案相比，文中方案能够用更小的电路面积实现更高帧率的1 080 P实时视频编码。     

宽带码分多址系统中的并行干扰抑制技术

研究了宽带码分多址系统中两级并行干扰对消算法（PIC）的性能,并通过基于MATLAB和COSSAP软件平台的系统仿真验证了结论的正确性。研究和仿真结果都表明,PIC算法在大多数情况下对系统的误码性能都有较大程度的改进,在现有技术条件下基本能够保证系统误码性能的稳定性,是一类具有实际应用价值的算法。     

JPEG2000二维离散小波变换高效并行VLSI结构设计

提出一种基于提升算法,实现JPEG2000编码系统中二维离散小波变换(DWT)的高效实时并行VL-SI结构设计方法。利用该方法所得结构使行和列滤波器同时进行滤波,用少量行缓存代替大量中间存储空间,用优化的移位加操作替代乘法操作。整个结构采用流水线设计方法处理,在保证同样的精度下,大大减少了运算量,增加了硬件资源利用率,加快了变换速度,减小了电路的规模。二维离散小波滤波器结构已经过Verilog HDL行为级仿真验证,并可作为单独的IP核应用于正在开发的JPEG2000图像编、解码芯片中。     

JPEG 2000标准下二维离散小波变换高速VLSI结构设计

提出一种基于JPEG 2000标准下的二维离散小波变换高速VLSI结构,实现了提升离散小波变换.VLSI结构包含2个行滤波器、2个列滤波器和3个存储器模块;每个滤波器包含2个加法器和1个右移位除法器.行和列滤波器并行工作,整个结构的流水线设计方法增加了硬件资源利用率,加快了变换速度.二维离散小波变换结构已经过VHDL行为级仿真验证,并可作为单独的JPEG 2000 IP核应用于各种实时图像/视频芯片中.