基于Verilog HDL设计的PWM输出控制

介绍了一种利用硬件描述语言Verilog HDL设计PWM输出控制的方法,用以实现电机控制、交流检测等功能.并以电机控制为例,重点对硬件电路和软件设计进行了论述.与纯硬件电路相比,硬件描述语言VerilogHDL设计的电路可以根据需要随时进行改变,使得电路的实时性和设计弹性得到了较大的提高.     

基于Verilog HDL设计的PWM输出控制

介绍了一种利用硬件描述语言Verilog HDL设计PWM输出控制的方法,用以实现电机控制、交流检测等功能。并以电机控制为例,重点对硬件电路和软件设计进行了论述。与纯硬件电路相比,硬件描述语言VerilogHDL设计的电路可以根据需要随时进行改变,使得电路的实时性和设计弹性得到了较大的提高。     

基于BCD码的模10i相位累加器DDS设计

为了简化DDS系统频率控制字的计算处理,提出基于BCD码模10i相位累加器的DDS设计方案.详细介绍了BCD码相位累加器的设计以及应用于DDS系统的相关问题.由于BCD码逐位计算需使用同步多时钟系统,其工作速度较慢,所以它适合应用于频率范围在数MHz以下的DDS信号发生器的单片式设计.     

EDA技术中的硬件描述语言——Verilog HDL

电子设计自动化 (EDA)的关键技术之一是要求采用形式化方法来描述数字系统的硬件电路 ,VerilogHDL是目前功能最强大的EDA硬件描述语言之一 ,本文在介绍VerilogHDL语法结构的基础上 ,结合电路实例进一步阐述VerilogHDL易学、简洁、灵活、高效的编程风格     

基于Verilog HDL的14层电梯控制系统

采用Verilog HDL语言,实现了14层电梯控制功能.设计中有2个进程,分别是状态机进程和信号灯控制进程.其中状态机进程是主要进程,信号灯控制进程是辅助进程,两者相互配合完成整个控制过程.整个控制系统采用Quartus II软件仿真设计,采用DE1的FPGA开发板对所设计的程序进行了硬件调试,由硬件调试结果可看出,所设计的控制系统能实现14层电梯楼层调换功能,且具有很强的实用性和适应性.     

基于Verilog HDL的卡尔曼滤波器的仿真研究

文章对卡尔曼滤波器的算法的5个递推方程进行了详细的介绍,并采用Verilog HDL硬件描述语言对卡尔曼滤波器的算法进行了仿真研究.通过仿真分析,结果表明卡尔曼滤波器的系统过程噪声、测量噪声、系统阶数(递归次数)等因素对滤波结果有影响。     

基于Verilog HDL的有限状态机设计

介绍Verilog硬件描述语言(HDL)历史及其特点,有限状态机(FSM)广泛适用于设计数字系统的控制模块,包括组合逻辑和寄存器逻辑,设计的可综合状态机有多种编码风格,语言描述较为抽象,通过研究总结一般编写状态机的方法、步骤和设计要点来设计一个自动转换量程的频率计控制器并对之进行仿真。     

基于Verilog HDL的DDR2 SDRAM控制器设计

文章对适用DDR2 SDRAM控制器的结构、接口和时序进行了深入研究与分析,总结出一些控制器的关键技术特性,然后采用了自顶向下(TOP-DOWN)的设计方法,用Verilog硬件描述语言实现控制器,随后在Modelsi m6.1上通过软件功能仿真,用Synopsys公司的DC进行综合,通过Altera公司的FPGA进行硬件验证,结果表明控制器能完全胜任对DDR2 SDRAM的控制。     

一种基于FPGA的DDS算法的简化实现

在分析了传统的DDS算法的基础上,提出了一种改进方案,使得系统的复杂度降低,更趋于模块化,产生的波形频率更准确.输出采用一个周期8个采样点的定点输出,系统时钟频率为80MHz,信号的谐波小于70dB.输出信号的范围为DC到10MHz,信号频率的步长为0.1Hz,相应的转换速度为12.5ns.     

基于Verilog HDL的简易数字频率计设计

利用“自顶向下”的设计方法,采用VerilogHDL硬件描述语言和原理图描述相结合的方式,设计了简易数字频率计系统,并在Quartus11软件环境下对设计项目进行了编译和时序仿真。仿真结果表明,该设计能根据输入信号频率进行量程自转换调整。给出了测量结果并在实验板上4位七段数码管上进行正确显示．     

实现VHDL与Verilog HDL混合编程的一种方法

介绍了一种在Maxplus Ⅱ下实现Verilog HDL语言和VHDL语言混合编程的方法，并进行了比较．以CRC电路为例进行了介绍．在混合编程的指导思想下，可以实现Verilog HDL和VHDL编写的模块．     

基于Verilog HDL语言描述的卷积码编码器的设计

卷积码作为一种性能优良的差错控制编码,在通信系统中有着广泛的应用。本文在介绍卷积码原理和描述方式的基础上,以1/2卷积码为例重点详细阐述了基于Verilog HDL的卷积码的编器的设计。     

基于Verilog HDL语言的全自动洗衣机控制器的设计与仿真

介绍了基于Verilog HDL语言的全自动洗衣机控制系统的设计与仿真.分析洗衣机每个洗衣步骤,抽象出加水、洗涤、漂洗、甩干等状态,建立有限状态机,并确定状态机的状态转换条件和输入输出信号;利用Verilog HDL硬件描述语言进行模块代码开发设计;通过QuartersⅡ软件和Modelsim软件进行编译和仿真,产生相应的仿真波形,以直观的形式辅佐结论.利用现场可编程门阵列(Field Programmable Gate Array,FPGA)教学实验箱进行功能验证,结果证明所设计的洗衣机控制器能够实现洗衣过程的自动控制,具有很强的实用性.     

基于VerilogHDL的流水线的设计方法及应用

采用流水线式方法设计通讯系统，可提高系统的工作速度。通过实例给出了流水线式设计方法的应用方法，验证了该方法是可行的。     

基于Verilog HDL的频率计的设计

以Altera公司Cyclone IV系列EP4CE15F17C8N器件为核心,制作了一个宽带高频小信号频率计。该系统将正弦信号通过硬件电路整形、放大、滤波后,用Verilog HDL实现分频、门控、计数、锁存、译码显示等设计,进行数据读取、运算和显示,正弦信号频率范围为1Hz-10MHz,有效值电压范围为50m V-1V,测量相对误差的绝对值不大于10-4。     

RTL组合电路描述的Verilog HDL编译器的设计

设计了一个针对ISCAS85／89Benchmark,用于RTL组合电路VerilogHDL描述的编译器,这个编译器可以作为RTL电路测试研究的辅助工具,在对VerilogHDL和RTL描述的特点进行分析的基础上,阐述了该编译器解析VerilogHDL描述、创建功能模块类库和RTL描述转化为无层次分块的门级描述的基本原理,提出了主要问题的解决策略。