片上多核处理器的结构级功耗建模与优化技术研究

功耗是导致片上多核处理器出现故障的重要诱因,也是片上多核处理器设计的重要制约因素．如何降低多核处理器的功耗并提高处理器能量效率,具有很大的研究意义与探索空间．文中主要从体系结构设计者的角度,并结合电路实现,研究并总结纳米级工艺下片上多核处理器的功耗建模与评估方法,及其不同构件的低功耗优化技术．通过提出创新高效的多核处理器结构级功耗评估方法及其模拟平台,提高多核结构功耗模拟的准确性与灵活性,并以此为依托,开展处理器核、片上网络、片上存储及其一致性协议的各方面优化,寻求提高多核处理器功耗有效性的微体系结构,为国产多核处理器的低功耗设计提供一定借鉴与参考．     

多核处理器核间互连的新型互连网络

提出了一种用于片上核间互连的新型互连网络--基三分层互连网络. 该网络具有明显的层次性和对称性以及良好的扩展性. 与2-D Mesh相比,在网络规模不大时,基三分层互连网络更适用于构建片上核间的通信网络. 仿真结果表明,该网络具有较低的平均通信延迟和较高的平均吞吐率.     

异构多核处理器多发射动态调度技术研究

随着多核处理器片上集成核数的不断增多,并行任务的调度能力越来越成为制约性能提升的关键因素。文章设计一种面向异构多核计算系统的动态任务调度控制器,主要实现动态监控处理单元的负载情况、动态任务唤醒、乱序任务发射、任务写回安全管理等功能;研究一种降低计算任务结果数据回写双倍数据速率(double data rate, DDR)外存储器次数的方法,大幅节省了访存开销,进一步提升了计算性能。仿真及性能测试显示,在典型应用场景下,与已有的无动态调度功能的任务发射控制器相比,实现了显示并行化编程向任务并行的自动化控制过渡,编程友好度显著提高,在不同类型的测试案例中,分别提升了11.3%～37.9%的计算性能。     

一种面向多核处理器的2 GHz片上网络通信单元

提出了一种面向多核微处理器的2 GHz片上网络通信单元设计方案,通信单元能够在45 nm工艺下达到2 GHz的工作频率,流水线级数为2,最多支持8个双向通信接口,每个端口单向峰值带宽32 GBps.构建了一种16核处理器片上网络测试环境,测试结果表明：使用提出的通信单元构建的片上网络能够满足16核处理器存储系统对网络带宽的要求,在对访存优化的情况下,聚合带宽能够随着处理器核心与线程的增加而线性增加.另外,通信单元还具有可重用的特性,能够通过优化与扩展进一步应用于众核处理器片上网络.研究成果已成功应用于某国产16核高性能微处理器,片上网络实测频率达到2 GHz.     

层次化的片上网络设计方法

半导体技术的发展以及系统芯片应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、信号完整性、延迟以及时钟同步等问题更加复杂,出现了以片上网络为核心的通信结构。由于系统芯片结构和片上通信的固有特性,从提高通信性能和降低硬件开销的角度进行层次化片上网络的设计对系统芯片的发展具有重要意义。本文提出了层次化的片上网络设计方法,根据实现工艺和应用需求,进行层次划分,产生若干个IP子集(将这个子集称为"簇"),按照簇间的通信需求进行片上网络的设计。实验表明,采用层次化的片上网络设计方法,能够有效提高系统性能,降低硬件实现的开销,同时满足一定的服务质量要求。     

层次化的片上网络设计方法

半导体技术的发展以及系统芯片应用复杂度的不断增长,使得片上互连结构的吞吐量、功耗、信号完整性、延迟以及时钟同步等问题更加复杂,出现了以片上网络为核心的通信结构.由于系统芯片结构和片上通信的固有特性,从提高通信性能和降低硬件开销的角度进行层次化片上网络的设计对系统芯片的发展具有重要意义.本文提出了层次化的片上网络设计方法,根据实现工艺和应用需求,进行层次划分,产生若干个IP子集(将这个子集称为"簇"),按照簇间的通信需求进行片上网络的设计.实验表明,采用层次化的片上网络设计方法,能够有效提高系统性能,降低硬件实现的开销,同时满足一定的服务质量要求.     

三维众核片上处理器存储架构研究

三维众核片上处理器的研究近年来逐渐引起了学术界的广泛关注.三维集成电路技术可以支持将不同工艺的存储器层集成到一颗芯片上,三维众核片上处理器可以集成更大的片上缓存以及主存储器.研究三维众核片上处理器存储架构,探索了集成SRAM L2cache层,DRAM主存储器层等,对三维众核片上处理器性能的影响.从仿真结果可知,相比集成1层L2cache,集成2层L2cache的三维众核片上处理器性能最大提高了55%,平均提高34%.将DRAM主存储器集成到片上最大可以提高三维众核片上处理器80%的系统性能,平均改善34.2%.     

面向Mesh片上网络的快速层次化多目标映射方法

为求得片上网络(NoC)拓扑映射的近似最优解,提出一种面向MeshNoC的层次化多目标映射方法--HMMap。该方法采用分组和多目标启发式算法,自动将给定应用的IP核映射到NoC体系结构上,有效支持大规模IP核的映射,并且能够很好地权衡系统通信能耗和延迟两个关键设计指标。实验表明,HMMap相对现有方法运行时间短,所得到的拓扑映射方案在降低通信能耗和延迟方面均效果显著。随着NoC规模的增大,HMMap的优势更加明显。     

多核处理器的发展历程及其发展趋势

文章从计算机相关技术发展的角度分析了多核处理器的发展历程,根据现今人们对计算机性能、系统优化方面的高要求,分析提出了多核处理器发展的必然趋势。     

多核处理器下SKLOIS多级安全数据库查询方法研究

针对传统方法存在多核处理器下SKLOIS多级安全数据库查询不准确的问题,提出一种新的多核处理器下SKLOIS多级安全数据库查询方法。用一个加权有向图对多核处理器下SKLOIS多级安全数据流图进行描述。为数据流图中所有结点分配一个内核。依据数据流图中规定的执行顺序执行给定查询语句,完成查询语句的并行执行。查询语句通过LBT树模型获取,通过定义三种多核处理器下的SKLOIS多级安全数据库查询类型获取LBT搜索空间大小的上界和下界。搜索整个查询执行计划空间,获取一个具有最小开销的LBT查询树,给出LBT方法的查询代码。实验结果表明,所提方法具有很高的查询响应速度,且针对更新数据具有快速适应能力。     

单片机在同位素法露点传感器中的应用

研制了一种精确可靠的同位素法露点传感器 ,为提高传感器的温度性能 ,利用单片机对传感器进行温度补偿 ,取得了理想的测量和控制效果     

单片机AT89C2051在超声波测距系统中的应用

介绍了一种基于单片机AT89C2051的超声波测距系统,重点阐述该系统的硬件电路设计和软件设计,并利用温度检测电路有效消除了环境温度变化对传播速度的影响;在数据处理方面,利用最小二乘法得出实际值与测量值之间的补偿公式,从而使系统的测量误差进一步减小;在盲区消隐方面,通过预置触发器,并在软件上采用延迟接收技术,有效消除了串绕信号,进一步提高了检测的精度及灵敏度.     

利用插入SLEEPY时间片降低单片机系统的功耗及负载效应

提出了采用插入ｓｌｅｅｐｙ状态,利用ＣＰＵ时间片损伤来降低单机系统负载效应并降低功耗的方法已应用于某现场的无源流量计,实践证明该方法是有效的,文中对其工作原理进行了论证,并建立了实验电路及程序。     

单片机交流调压在垃圾渗出液厌氧生物处理系统恒温调节中的应用

利用单片机可以进行交流调压,不需要移相触发电路和D/A接口电路.介绍了单片机交流调压原理以及硬件电路框图.将单片机交流调压应用于垃圾渗出液厌氧生物处理系统中的恒温调节.给出了系统硬件框图,介绍了系统软件.     

Performance analysis of a 3D ionosphere tomographic model

A 3D high precision ionospheric model is developed based on tomography technique. This tomographic model employs GPS data observed by an operational network of dual-frequency GPS receivers. The methodology of developing a 3D ionospheric tomography model is briefly summarized. However emphasis is put on the analysis and evaluation of the accuracy variation of 3D ionosphere modeling with respect to the change of GPS data cutoff angle.Three typical cutoff angle values (15°, 20° and 25°) are tested. For each testing cutoff angle, the performances of the3D ionospheric model constructed using tomography technique are assessed by calibrating the model predicted ionospheric TEC with the GPS measured TEC and by employing the model predicted TEC to a practical GPS positioning application single point positioning (SPP).Test results indicate the 3D model predicted VTEC has about 0.4 TECU improvement in accuracy when cutoff angle rises from 15° to 20°. However, no apparent improvement is found from 20° to 25°. The model's improvement is also validated by the better SPP accuracy of 3D model than its counterpart-dual frequency model in the 20° and 25° cases.     

一种可编程安全处理器体系结构的研究与实现

提出了一种可编程安全处理器PSP(Programm ab le Security Processor)的体系结构,该体系结构由SPARC V8处理器内核、AHB片上总线及密码算法模块等部分构成,密码算法模块通过AHB总线与处理器内核进行高速交互.FPGA原型实现表明,该安全处理器能通过SPARC指令编程进行灵活控制,密码算法模块可以按需配置,能够满足嵌入式计算中对安全性和灵活性的需要.     

Performance modeling of positive degraded task-pair with helper-thread in CMP

Helper-thread of a task can hide the memory access time of irregular data on the chip muhi-core processor (CMP). For constructing a compiler that effectively supports the helper-thread of a task in the multi-core scenario based on the last level shared cache, this paper studies its performance stable conditions. Unfortunately, there is no existing model that allows extensive investigation of the impact of stable conditions, we present the base of pre-computation that is formalized by our degraded task-pair < T, T' >with the helper-thread, and its stable conditions are analyzed. Finally, a novel performance model and a constructing method of pre-computation based on our positive degraded task-pair are proposed. The efficient results are shown by our experiments. If we further exploit memory level parallelism (MLP) for our task-pair, the task-pair < T, T' > can reach better performance.     

基于先进处理器架构的智能家居多协议网关设计

针对智能家居系统中,无线传感器网络数据传输不稳定性、数据传输协议单一、转换复杂低效等问题,特设计基于ARM Cortex-A8的多协议家用智能型网关.该网关能够将家居环境中的ZigBee协议的设备数据信息转换为以太网、蓝牙、GPRS等多种协议的数据,从而实现家居环境的数据与户主进行互联互通.实验测试表明,设计的网关具有良好性能,能够实现数据转发、协议转换、管理控制功能,并且有效降低丢包率,具有良好的实用和通用价值.     

实时SAR成像处理器系统结构评估

为了全面评估合成孔径雷达(syn thes is apertureradar,SAR)实时成像处理器的性能,该文将现有的SAR成像处理器的结构分为串行结构、并行结构和混合结构,提出加速比,吞吐量,有效利用率等有效的系统结构指标及其计算方法,并结合成像质量指标,用于系统性能的全面评估。对采用Ch irp Sca ling算法的某星载SAR并行结构和串行结构实时成像处理器的指标分析表明:在相同的成像质量指标下,并行结构的系统性能指标明显优于串行结构。基于该文提出的成像质量指标和系统结构指标相结合的评估体系,可以全面评估和优化SAR成像处理器的设计。     

一种面向异构片上系统的调试器框架

异构片上系统具有定制化满足应用的特异性需求特点,成为多个领域内的主流解决方案.但用户在异构片上系统上进行开发需要面对多种计算资源带来的程序错误,而不同异构片上系统构建统一的调试器框架也面临巨大的挑战.针对上述问题,本文提出了一种面向异构片上系统的调试器框架,该调试器框架设计了异构处理器调试器框架通用接口,开发者可以通过框架功能接口快速构建异构调试器.该框架功能丰富,通过线程切换实现了对异构多核程序的调试,也实现了异构程序性能分析等功能.该框架生成的调试器与传统硬件调试器相比,加载异构程序速度快,是读内存速率的5.5倍,是写内存速率的16.5倍,调试速度大大提高.