基于FPGA的快速浮点除法器IP核的实现

利用Altera的Quartus II软件开发平台在FPGA上实现了快速浮点除法器IP核的设计.该IP核的算法采用存储运算过程中的一些乘积项,有效地减少了除法运算过程中的移位操作,提高了浮点除法的运算速度及算法的效率.同时,基于FPGA的浮点除法器IP核具有很好的可移植性和复用性,适合应用到各种嵌入式和通用处理器中,从而提高复杂数字系统的设计效率,具有广泛的推广应用价值.     

基于CORDIC算法的FPGA实现

在介绍传统的直接数字频率合成(DDS)技术和坐标旋转数字计算机(CORDIC)算法原理的基础上,就如何选择CORDIC算法的参数进行分析,并给出了推导过程。设计了一种基于高速并行流水线结构CORDIC算法的正弦信号发生器,在QuartusⅡ和Modelsim平台上综合和仿真表明,时钟频率可达205 MHz,误差在10-5数量级。给出了FPGA设计的具体过程,软件仿真结果和硬件应用结果。     

基于iSLIP算法的高速Crossbar调度器的FPGA设计与实现

首先介绍了一种公平、有效的交叉矩阵调度算法——iSLIP算法,接着提出了基于iSLIP算法的调度器的FPGA(Field Programmable Gate Array)实现,并针对调度器的核心部件——可编程优先级编码器,介绍了4种设计方案,用Xilinx公司的Spartan—S10PC84—3FPGA芯片实现。对实现结果的数据分析表明,采用温度计编码型PPE的调度器更适用于构建高速、大容量交换网络。     

Radix-8复数除法器的设计与实现

设计了一种高性能、低功耗的Radix-8时序复数除法器.该复数除法器采用了逐位递归算法和操作数预变换技术,并在传统结构的基础上,选用冗余形式保留预校正变量,节省了超长进位加法器的使用,缩短了关键路径的延时.设计还通过实部和虚部商位的合并以及基于6输入查找表结构的硬件优化,提高了乘加逻辑单元的资源利用率.Stratix-Ⅱ型现场可编程逻辑器件仿真验证表明,与使用超长进位加法器的传统结构相比,所设计的复数除法器的速度提高了44%,硬件资源减少了31%.     

一种基于并行模拟退火的FPGA布局算法

随着现场可编程门阵列FPGA容量的迅速增大,用户的设计编译时间也越来越长,其中以布局环节最为耗时.提出了一种基于并行模拟退火的FPGA布局算法DPSA,使用动态的交换次数更新策略.计算结果表明,在4核的实验条件下,DPSA算法比以VPR为代表的串行算法在布局速度上平均提高了2.9倍,布局质量提高了4％,并且加速性能随着CPU核心的增加具有良好的扩展性.另外,由于各线程间采用同步通信的方式,DPSA算法具有确定性的布局结果.     

恒模多用户检测算法的FPGA实现

介绍了恒模多用户检测算法,通过对算法分析,建立了该算法的实现框架,给出了用FPGA技术实现该算法模块的方案。     

基于FPGA的视频拼接技术研究

为满足汽车实时性的要求, 提出了一种基于 FPGA(Field Programmable Gate Array)的车载视频拼接方法。采用 FPGA 实现视频拼接。 整个系统主要由视频采集、 视频预处理、 视频拼接和视频显示组成。 采用 Altera 公司的 Cyclone 郁芯片搭建硬件处理平台, 利用双 DDR2 存储器进行乒乓缓存。 图像拼接采用 sift 算法进行图像匹配, 通过线性融合算法完成环景拼接, 提高了算法的处理速度, 满足了实时性需求。 经验证该平台拥有较好的实用性和扩展性, 满足汽车的实时性需求。     

基于FPGA的正交匹配追踪算法的硬件实现

针对压缩感知重构算法中的正交匹配追踪(OMP)算法,设计了一种基于FPGA的OMP算法的硬体结构.在矩阵分解部分采用了修正的Cholesky分解方法规避开方运算,以减小计算延迟.在Quartus II开发环境下对该设计进行了RTL级描述,用Modelism进行了相应的功能仿真;针对Altera系列Cyclone III Ep3c120F780C7进行综合,并完成时序仿真.仿真结果验证了设计的正确性,在单精度条件下,设计的最高工作频率可达31.28MHz,占用的资源为9874个LE.     

浮点数除法器的FPGA实现

由于在QuartusII中自带的除法运算的兆模块lpm_division的输出结果是以商和余数的形式输出,不能满足应用要求,笔者提出了一种基于FPGA的浮点除法器的硬件实现方法。根据除法的本质是移位相减的原理,及浮点数规格化的要求,采用模块化设计方法分别对各模块进行设计。在MaxplusⅡ上进行综合仿真测试后,证明该模块运算准确、精度高且具有很好的移植性。     

将双比特算法应用到有符号除法器中

本文提出了一种方法，将无符号除法中的双比特算法应用到有符号的除法中。与传统的有符号算法相比，此法可以大大提高计算效率，使我们可以进行高性能CPU设计。此设计已经通过了软件仿真。     

基于FPGA的除法器设计

运用移位、比较以及减法等主要操作设计一种基于FPGA的除法器,克服了常见除法器要求除数为2的指数幂、商为带余数的整数等限制,一定程度上扩展了除法器的功能.     

基于FPGA的光纤通道适配器研究

基于现场可编程门阵列(FPGA)的定制的光纤通道适配器,提出了其设计思路和系统结构.依据光纤通道的协议处理需求进行了软硬件功能划分,在此基础上论述了硬件部分与固件部分的设计与实现.系统采用软硬件协同设计开发模型,硬件实现FC(fibre channel)协议中的FC0,FC1及FC2层部分功能,固件实现FC2层,FCP(fibre channel protocol for SCSI)层、登陆与发现和资源管理功能.固件各功能模块间通过队列进行通信,同时采用了集中的事务管理机制,对事务进行集中管理、定时处理.通过与光纤通道适配器产品互连调试验证了其软硬件功能符合协议标准,能正常运行.     

基于FPGA的自适应均衡器设计与实现

在对LMS算法进行MATLAB仿真的基础上,采用硬件描述语言VHDL和FPGA完成LMS自适应算法的硬件实现。自适应均衡器的设计采用自上向下的设计思想、串并行相结合的流水线操作方法、定点运算方法,在Quartus II 4.1平台和Stratix II系列芯片上进行了综合和仿真。结果表明,该设计结果符合要求,能实现自适应过程。     

基于FPGA的数据报文分类的研究

随着Intemet规模的不断扩大和应用技术的不断进步,越来越多的业务需要对数据包进行实时快速的分类。可编程片上系统（SOPC）的设计是一个崭新的且富有生机的嵌入式系统设计。文中通过阐述可编程逻辑器件特点及其发展趋势的基础上,探讨了基于嵌入式处理器内核和Xilinx FPGA的SOPC软硬件设计技术,介绍了基于Internet的可重配置逻辑（IRL）技术并提出了设计实现方法。     

一种应用于FPGA设计的GSFAP算法的优化

自适应滤波是应用在时变的未知系统中的关键技术,基于高斯-赛德迭代的快速仿射投影算法（FAP）是自适应滤波中解决输入信号相关性较高问题的一种较优算法,通过对这个算法的深入研究,以变换矩阵运算为基础,提出了一种应用于FPGA设计的优化方法.优化后的算法与原算法相比,运算更加简单,并易于在FPGA上实现.以ALTERA公司的CYCLONEⅡ芯片为目标设计芯片,为利用该芯片上集成的嵌入式乘法器对优化后的算法进行模拟设计建立了基础.     

基于FPGA的信号发生器的设计

本文结合工程实际,介绍一种基于FPGA的信号发生器的软硬升实现方案。利用FPGA接口灵活、编程简单的特点,采用Altera的飓风系列cyclone可编程门阵列芯片和AD公司的AD7847（D／A转换器）,实现了信号发生器的设计,并针对工程设计容易出现的问题,给出了解决的思路。     

基于FPGA的数字式秒表设计

介绍了在Max plusⅡ的EDA软件平台上,一种基于FPGA的数字式秒表的设计方法,给出了顶层电路图和各模块的设计。通过编辑、编译和器件编程,将编程器文件以在线配置方式下载到ISP实验板的EPF10K10LC84-4器件中,经实际电路测试验证,达到了预期的设计要求,显示结果正确无误。     

FPGA评估系统

介绍了自主开发的FPGA结构评估系统.该系统采用与结构无关的算法,对各种工业及学术上的FPGA结构进行抽象建模,并给出功耗、面积及时延的评估报告.采用该系统,能够对现有的FPGA结构进行分析,最终提出结构的改进方向.     

SEC-DED海明校验码算法研究及其FPGA实现

采用Multisim 11实现了SEC-DED海明码的编码、译码和纠错电路,并给出其相应时序仿真波形图.结果表明：其功能能满足SEC-DED的需要,为FPGA快速准确实现SEC-DED校验码提供了一种占用资源少、校验可靠高速的方案.     

基于FPGA的USB设备接口设计

介绍了一种可以在FPGA上实现的USB设备控制器接口，讨论了USB设备控制器接口中存在的两类事务，给出了采用状态机的解决方法和设计要点．