基于AXI总线的DMA控制器的设计与实现

为提高直接内存存取（direct memory access,DMA）控制器数据传输效率,满足第三代移动通信终端基带芯片的实际应用,提出了一种基于高级扩展接口(advanced extensible interface,AXI)总线实现DMA控制器的专用集成电路(application specific integrated circuit,ASIC)硬件实现方法。在用硬件描述语言（Verilong HDL）实现整个设计的基础上,运用编译仿真工具进行了功能仿真,利用综合工具SYNOPSYS的Design Compiler对其综合。经过现场可编程门阵列（fieldprogrammable gate array,FPGA）验证,确保该控制器可以作为一个独立的知识产权(intellectual property,IP)核嵌入到ASIC系统中,该设计已成功运用于TD-LTE终端基带芯片中。     

一种具有身份认证功能的USB IP核设计与实现

针对USB存储设备身份认证机制容易被旁路,数据安全得不到有效保证的问题,文章给出了安全USB IP核结构,设计了USB系统的身份认证协议,实现了在硬件接口层响应主机端身份认证请求的安全USB IP核。结果表明,该安全USB IP核能够为USB设备上层功能层提供统一的身份认证服务,安全性高。     

基于IP软核的计算机组成原理实验设计

提出一种基于IP软核和EDA工具软件的计算机组成原理开放式硬件实验设计方法。基本IP核由控制器IP核功能模块组、数据通路IP核功能模块组和时序电路IP核功能模块组构成,可以根据不同的实验目的灵活构建基于IP核的功能电路,并给出双总线结构模型机设计过程及仿真测试结果。通过硬件设计过程的参与有效地培养了学生的工程实践动手能力和创新设计能力。     

基于DSP的新型以太网控制器的应用

采用DSP芯片和网卡接口控制芯片ENC28J60设计以太网控制器,介绍了采用标准SPI串行接口的新型独它以太网控制器ENC28J60的特点以及与外部接口的硬件电路设计,分析了嵌入式TCP/IP协议的选取原则,DSP芯片对网卡接口控制芯片的控制过程和TCP/IP协议处理数据包的流程.该系统可以将数据按网络协议处理,实现数据的以太网传输.     

符合EHCI的USB2.0主机控制器IP核设计与实现

介绍了一种基于USB2.0协议,选用Wishbone总线接口的主机端控制器IP核的设计与实现.该设计以EHCI作为软硬件接口划分,支持高速(480 Mb/s)的数据传输,实现了DMA的自主控制、事务的动态调度以及数据跨时钟域的合理开销,达到减少SoC平台处理器的I/O负荷、提高传输效率与系统性能的设计目标;USBIP核的设计与系统软件开发同步进行,有效地验证了硬件功能,最终经FPGA平台与ASIC实现测试达到协议标准,可作为一个通用IP核系统集成.     

基于FPGA的通用接口总线(GPIB)控制器的IP核设计

本文采用基于模块化思想对GPIB控制器IP核进行设计,采用VHDL语言编程实现.在EDA平台下进行功能分析并采用ALTERA公司ACEXIK系列芯片实现.结果证明采用此方法设计GPIB控制器能提高设计效率和正确性,降低成本.     

低功耗高集成度MP3解码器IP核设计

针对MP3解码器IP核低功耗和高集成度的要求,对MP3的解码算法和硬件结构进行优化,并设计定制处理单元高效率地执行解码运算,同时引入门控时钟实现MP3解码器的分时工作,从而以极低的硬件代价和功耗完成了MP3解码器IP核设计。该IP核采用16.384 MHz系统工作时钟,共耗用33 088个逻辑门和33 004字节存储单元,以0.18μm 1P4M CMOS工艺成功流片。芯片测试结果表明,该IP核具有正确的MP3解码功能,音质良好,最大解码功耗不超过9 mW,逻辑电路所占硅片面积仅为0.37 mm2。     

基于DSP的新型以太网控制器的应用

为降嵌入式以太网成本、提高效益,采用DSP（Digital Signal Processor）芯片和网卡接口控制芯片ENC28J60设计以太网控制器。研究了采用标准SPI（Serial Peripheral Interface）串行接口的新型独立以太网控制器ENC28J60的特点,以及与外部接口的硬件电路设计,分析了嵌入式TCP／IP协议的选取原则,DSP芯片对网卡接口控制芯片的控制过程和TCP／IP协议处理数据包的流程。该系统可以将数据按网络协议处理,实现数据的以太网传输。     

基于SIP协议的嵌入式IP电话设计

本文基于OMAP5912芯片,设计了IP电话的硬件电路,利用Montavista Linux操作系统,实现了嵌人式IP电话的软件设计。     

基于ZYNQ硬件加速OpenCV实时高清显示系统设计

OpenCV是一个用于PC端图像处理、分析方面的开源函数库.为解决OpenCV对PC端资源依赖程度高、耗时长等问题,研究按照Vivado HLS规范,将C++编写的OpenCV程序封装成Verilog IP核,并导入ZYNQ的PL中;再结合Xilinx官方提供的IP核库,以及通过ADI的LCD控制器-ADV7511,实现了基于Xilinx APSOC平台-ZYNQ,实时硬件加速OpenCV图像处理的高清显示系统设计.实验结果表明:对OpenCV中的Rgb2Gray、Sobel、Threshold等算法实现了硬件加速,处理一幅图像共计耗时11.12 ms,各硬件模块内部资源占用率为1%至3%;而传统PC端运行OpenCV相应算法、处理同一图像耗时为375 ms.硬件加速后的高清显示系统能通过HDMI接口清晰、低延时地显示高清图像.     

基于SRIO的FPGA间数据交互系统设计与应用

基于时分长期演进(time division long term evolution,TD-LTE)射频一致性测试系统中数据交互的分析研究,为了很好地满足现场可编程门阵列(field programmable gate array,FPGA)间的大容量数据交互,设计了一种高速的嵌入式技术串行高速输入输出口(serial rapid IO,SRIO),实现2块FPGA芯片间的互连,保证在TD-LTE系统中上行和下行数据处理的独立性和交互的便捷。基于Xilinx公司的Virtex-6系列XC6VLX475T芯片,给出了SRIO接口的整体性设计方案,经过ModelSim软件仿真,确定适合项目需要的数据交互的格式类型和事务类型,对接口代码进行综合、板级验证、联机调试等,在ChipScope软件上对比分析数据传输的正确性,通过测试模块统计比较发送和接收信号的误比特率,确定了SRIO接口在高速数据传输的稳定性和可靠性,成功验证了SRIO接口在FPGA之间数据的互连互通,并将该方案作为一种新的总线技术应用于TD-LTE射频一致性测试仪系统开发中。     

多路高速互连信息处理系统及其FPGA实现

针对复杂嵌入式计算领域对多通道数据传输的速率和规模需求越来越高,给出了一款基于VPX的多路高速互连信息处理系统的整体原理设计;该系统的核心组件有3片FPGA、1片PPC和1片SRIO,为了实现板内外多路10 Gbps高速信号通信,利用高性能FPGA的大量高速收发器,进行了合理的功能设计、GTH时钟设计和主机端加载设计;最后FPGA板内板间GTH测试表明,该系统很好地实现了板间96路10 Gbps高速数据信号接收、56路10 Gbps高速数据信号发送、12路10 Gbps高速数据光信号发送、板内32路10 Gbps高速数据信号互连;该系统具有高集成度、高带宽、高速率等特点,经实验测试,其性能稳定,具有良好的实践效果。     

基于IP协议的FPGA万兆可靠互联通信设计与实现

近年来, 云计算和大数据处理迅猛发展, 现场可编程门阵列(field programmable gate array, FPGA)由于拥有独特的并行处理能力, 已在大数据处理中得到广泛应用. 而通信网络的好坏会直接影响大数据处理的性能, 基于此提出一种基于IP协议的FPGA万兆可靠保序互联通信系统, 基于三指针环形缓冲池以及并行序号管理实现线速万兆数据通信, 利用硬件超时重传机制实现可靠数据通信. 该系统与用户接口采用先进先出(first in first out, FIFO)队列方式, 接口简单; 采用IP协议进行通信, 使得通信协议开销较小, 具有良好的系统扩展性; 实际传输速率可达9.33 Gbit/s.     

基于PCI总线的四通道音频高速播放设备的设计

论述了一种不同于一般声卡的音频播放设备,它实现了两个立体声音频数据的同步高速传输与转换,用以驱动高速音频录制设备,其实质是基于PCI总线的4通道（16位／通道）同步高速D／A转换卡．本文详细讨论了该设备的硬件设计原理,采用大规模可编程芯片与专用接口芯片相结合实现高速数据传输,满足了速率高达128倍标准音频播放速率的高速播放要求．同时论述了软件设计方法,重点阐述了PCI接口的WDM模式驱动程序的设计．采用本文方法设计的高速播放设备无需专用存储器,利用计算机的内存存放音频数据,可以充分利用计算机的资源,在降低成本的同时,更便于随计算机升级而提高系统性能．     

基于FPGA的高速PCI采集卡设计

提出一种基于FPGA的高速PCI采集卡的设计方案,详细介绍了系统的硬件和软件结构,分析了FP-GA内部各个模块的功能和原理,并着重描述了PCI接口模块IP核的设计.通过将数据采集的控制模块和PCI接口模块集成在FPGA内部,加上采用双口RAM技术,实现了数据高速采集、传输和存储.该系统集成度高、设计灵活、电路简洁、可扩展性好、抗干扰能力强,适用于航空综合检测设备和智能仪器等高速数据采集场合.     

一种新型的单芯片级可进化硬件系统

针对可进化硬件（EHW）系统的需求,设计实现了FDP-2-SOPC芯片,芯片中嵌入了CPU和FPGA两种IP核,可实现硬件电路的重构和进化;以该芯片为系统核心建立了一种新型的软硬件结合的单芯片级EHW系统.为了提高电路重构速度,设计了针对EHW需求的快速局部重配置技术;为提高遗传算法的执行速度,设计了专用的随机数产生器...     

基于FPGA的GPS接收机跟踪环路设计与实现

为提高GPS基带芯片跟踪环路的性能,提出一种基于FPGA跟踪环路的具体设计与实现方案.研究了GPS接收机跟踪环路的基本原理,在分析现有算法的基础上,采用锁频环辅助锁相环、动态码环和载波环辅助码环策略,利用Xilinx公司FPGA软硬交互工作方式的优点,在一片FPGA芯片上实现整体方案.该设计方案可提高系统的运行效率,节省系统资源,降低硬件成本.试验结果验证了其可行性与有效性.     

基于FPGA的直流伺服系统设计

本文介绍了基于FPGA的直流伺服系统的设计。主要包括硬件电路组成、软件流程。FPGA的高速性与硬件支持是理想的设计数字伺服系统器件。利用Altera公司的DSP Builder可以方便快捷的在MATLAB中对部分功能进行仿真,测试其可行性,再生成FPGA的硬件描述语言,大大简化了设计流程与难度。     

基于FPGA的SSD目标检测硬件加速器设计

设计了一种基于FPGA的目标检测算法的硬件加速器, 采用循环分块和循环展开的方式来优化卷积池化循环, 可以以任意并行度进行卷积和池化计算。使用一种基于AXI总线的数据重排序方式, 在不带来额外硬件资源开销的情况下, 对特征图进行重排序, 可以降低数据传输时间。将该硬件加速器部署至Xilinx ZCU 102开发板进行验证, 结果表明SSD算法前向推理性能为534.72 GOPS, 推理时间为113.81 ms。