一种基于环路结构的RFIC内建自测试方法

提出一种基于环路(Loopback)测试的内建自测试(BIST)方法。为了基于环路结构的内建自测试, 设计了一种可编程CMOS衰减器。具有内建自测试(BIST)电路RF收发器的测试结果表明, 此方法能够正确检测出系统故障, 可以应用于生产测试, 并能减少测试时间和测试成本。     

一种高速ADC静态参数的内建自测试结构

针对混合信号电路的测试问题,提出了一种内建自测试(BIST)结构,分析并给出了如何利用该结构来计算片上高速模数转换器(ADC)的静态参数.该方法利用三角波信号作为测试激励,采用码密度直方图分析方法快速计算ADC的各静态参数.根据改进测试算法所构造的BIST结构实现了芯片内只有ADC电路的可测性设计,而不需要用到片内集成DSP.内嵌的信号发生器能自动生成高频连续三角波测试信号,适合高速ADC的测试.该BIST结构硬件开销小,易于片上集成,仿真试验表明了该结构的有效性.     

生成确定性测试图形的内建自测试方法

为了以低的硬件开销自动生成高效率的确定型测试图形,提出一种新型的内建自测试(BIST)方法.先对原型设计用自动测试图形工具生成长度短、故障覆盖率高的确定性测试图形,然后对生成的图形排序以取得低功耗测试序列,再选择状态机优化和综合方案,最后自动生成BIST电路描述.由于结合了确定性测试和伪随机测试的优点,该方法具有低功耗、长度短、故障覆盖率高、测试图形自动生成等特色,特别适于CMOS组合逻辑电路的测试.基于ISCAS85Benchmark的实验结果表明,所设计的BIST电路在硬件开销、速度、测试功耗等方面均优于传统的伪随机测试电路,测试时间显著减少.     

一种基于电路自反馈的测试向量产生算法

内建自测试（BIST）是可测性设计中常用的方法,其中的测试电路部分要占用一定的芯片面积。提出并实现了一种基于电路自反馈的测试向量产生算法,通过将被测电路中的一些内部节点反馈连接到被测电路的输入端,由电路自己施加测试向量进行测试。该方法可以减少BIST的面积开销,实现全速测试,同时还能保证较高的故障覆盖率。     

一种基于测试数据两维压缩的BIST新方案

为压缩内建自测试(BIST)期间所需测试数据存储容量,提出了一种新的基于测试数据两维压缩的BIST方案。建议方案首先使用多扫描链相容及重排的方法对测试集进行宽度压缩,然后使用折叠计数器方案进行长度压缩,该建议方案的结构与标准的扫描设计是相容的;试验结果表明,与其他BIST方案相比,建议方案的测试数据存储容量和测试时间都大量减少。     

SRAM的一种可测性设计

用ETCO算法对SRAM进行了内建自测试设计．首先说明了设计的原理，进而对电路中所用的各个单元电路进行了设计，主要包括地址计数器、数据计数器和BIST控制器等．设计出的电路可针对具体的故障模型设置相应的测试长度，从而获得预期的故障覆盖率．测试时不需存储正确响应，并可通过一个响应标志位表示检测的结果．可测性部分对电路硬件的开销较小，所设计的电路在工作站上已成功通过仿真，此电路可广泛应用于嵌入式SRAM，以降低电路的测试难度．     

嵌入式存储器的内建自测试和内建自修复

指出内建自测试是嵌入式存储器测试的一种有效方法 ,对该领域的研究情况进行了评述 .总结了存储器传统的故障模型 ,重点讨论了诱导故障分析方法以及读干扰故障、错误读等新的故障模型 .详细分析了嵌入式存储器的典型内建自测试方案 ,讨论了在内建自测试电路中增加内建冗余分析、内建故障诊断和内建自修复等功能的可行性 .     

定点DSP芯片的一种BIST结构设计与实现

在内建自测试的基本原理上实现了一种有效地适用于16位定点DSP的BIST设计方案,包括内部逻辑的BIST设计和Memory的BIST设计;通过与IEEE 1149.1兼容的边界扫描技术来对BIST实现控制,并提供电路板级的测试.测试结果证明,该设计的故障覆盖率达到了98%以上,确保了DSP芯片的品质.     

基于关键路径的FPGA时序电路最大工作频率测试方法

常规的测试时序电路最大工作频率的方法不仅受到测试设备测试能力的限制,还需要针对待测电路开发一套测试激励并逐个对待测电路进行测试,而不同的测试激励将带来测试误差.针对上述问题,提出了一种通过构建内建自测试(Build-in Self Test,BIST)电路测试FPGA中时序电路关键路径延迟,从而获取时序电路最大工作频率的测试方法.该方法根据时序电路的静态时序分析结果,首先从时序电路中抽取关键路径,随后在关键路径两端构建BIST电路并为其提供测试激励.基于该测试方法,利用C++语言开发了一个软件平台实现了对时序电路抽取关键路径和构建BIST电路的过程,大大降低了测试前构建BIST电路的时间和劳动力成本.实验结果表明,与消除了由测试激励不同带来的误差的常规方法相比,本文提出的测试方法的平均误差仅为2.70%.     

基于BIST矩阵扫描的一种VLSI故障诊断策略

针对规模大而复杂的VLSI(Very Large Scale Integrated-Circuit)提出了一种新的基于BIST(Built-In Self-Test)的故障诊断策略，它通过对触发器阵列扫描，可同时找出有故障的CUT(Circuit Under Test)和测试码以及与之相应的响应，从而能应用传统的非BIST设计故障诊断方法来定位故障门。它克服了传统基于BIST故障诊断方法中数据量大，或者由于使用经过压缩处理的数据而带来的不确定性等缺点。电路结构简单可行，提供的相应算法也易于实现。     

Sidewall Roughness对TSV互连结构高频性能的影响

本文详细分析了由Bosch 刻蚀形成的侧壁形貌的粗糙度（Sidewall Roughness）对硅通孔（TSV）互连结构高频性能的影响,并通过全波电磁场仿真软件HFSS将粗糙侧壁TSV互连结构与平滑侧壁TSV互连结构的传输特性进行了详尽的对比,仿真结果显示,在相同的条件下,粗糙侧壁TSV结构的插入损耗比光滑侧壁TSV结构增加了15%,并且随着侧壁形貌粗糙度的增加,TSV互连结构的高频性能恶化更加严重。最后,文章通过对二氧化硅绝缘层厚度和TSV直径对TSV互连结构高频性能的影响,提出了补偿侧壁粗糙度对高频性能产生的不良影响的方法,为TSV电学设计提供参考依据。     

低阻硅TSV与铜TSV的热力学变参分析

硅通孔（through-silicon-via,TSV）是三维集成技术中的关键器件.本文对低阻硅TSV与铜TSV的热力学特性随各项参数的变化进行了比较.基于基准尺寸,比较了低阻硅TSV和铜TSV在350℃的工作温度下,最大von Mises应力和最大凸起高度之间的不同.基于这两种结构,分别对TSV的直径、高度、间距进行了变参分析,比较了不同参数下,两种TSV的热力学特性.结果表明,低阻硅TSV具有更好的热力学特性.      

BCB介质层同轴TSV的热力学仿真分析

穿透硅通孔（through silicon via,TSV）的热机械可靠性问题已经成为制约TSV市场化应用的重要因素.本文对BCB介质层同轴TSV的热力学特性进行了研究分析,同时对其几何参数（SiO₂绝缘层厚度、屏蔽环厚度、TSV间距、中心信号线半径）进行了变参分析,为降低热应力提供指导意见.结果表明,在阻抗匹配的前提下,通过增加SiO₂绝缘层厚度、减小屏蔽环厚度能够有效降低同轴TSV的诱导热应力;相比之下中心信号线半径和TSV间距的变化对其影响可忽略不计.      

一种基于功能复用的容错扫描链电路结构

由于软错误已经成为影响芯片可靠性的主导原因,文章提出一种容忍软错误的高可靠BIST结构——TMR-CBILBO。通过构建三模冗余的容错扫描链电路结构,在触发器输出端插入表决器,可有效地防护单事件翻转,容忍瞬态故障引发的软错误。以多输入特征寄存器的功能复用为切入点,有效地降低容错设计的面积开销。在UMC 0.18μm工艺下针对ISCAS 89基准电路的实验结果表明,TMR-CBILBO的软错误率下降95.56%～98.21%,面积开销为71.68%～84.21%,性能开销为1.75%～4.39%。     

低成本高故障覆盖率内建自测试方案

提出了一个基于重复播种的新颖的BIST（build-inself-test)方案，它使用侦测随机向量难测故障的测试向量作为种子，并利用种子产生过程中剩余的随意位进行存储压缩，通过最小化种子的测试序列以减少测试施加时间，实验表明，本方案需要外加硬件少，测试施加时间较短，而故障覆盖率高，近似等于所依赖的ATPG工具的故障覆盖率。     

Optimization and Evaluation of Sputtering Barrier/Seed Layer in Through Silicon Via for 3-D Integration

The barrier/seed layer is a key issue in Through Silicon Via （TSV） technology for 3-D integration. Sputtering is an important deposition method for via metallization in semiconductor process. However, due to the limitation of sputtering and a ＂scallop＂ profile inside vias, poor step coverage of the barrier/seed layer always occurs in the via metallization process. In this paper, the effects of several sputter parameters （DC power, Ar pressure, deposition time, and substrate temperature） on thin film coverage for TSV applications are investigated. Robust TSVs with aspect ratio 5 ： 1 were obtained with optimized magnetron sputter parameters. In addition, the influences of different sputter parameters are compared and the conclusion could be used as a guideline to select appropriate parameter sets.     

基于电-热-结构耦合模型的TSV热力瞬态响应

为了准确的预测硅通孔（TSV）在电-热-力三场耦合效应下的温度和应力分布情况。建立了TSV的热等效电路（TEC）模型,提取了TSV的热等效电路参数,推导了基于电热耦合效应的TSV温度瞬态响应方程,建立了结构应力的数学模型,研究了周期性方波加载条件下TSV 的温度和应力分布,应用有限元软件COMSOL仿真分析了TSV的温度和应力与激励源频率、SiO2层的厚度及铜导体半径之间的关系。仿真结果表明：建立的TEC模型适用于TSV温度瞬态响应的预测,误差在5%以内,TSV的温度和应力对SiO2层的厚度非常敏感,可以通过适当减小铜导体半径来减小TSV的温度和应力值,这将有助于TSV的设计及对其性能进行相应的预测。