椭圆曲线密码ML算法电路实现的功耗攻击

针对有限域GF(2'163)上椭圆曲线密码(ECC)的ML算法电路.实现了一种简单有效的差分功耗分析(DPA)方法.该方法结合单密钥多数据攻击,按密钥比特对功耗轨迹分段差分运算.基于功耗仿真的实验结果表明:仅对单条功耗曲线进行差分分析就能够以极短的时间恢复出密钥比特,从而证明ECC的ML算法实现只具备抗时间攻击和抗简单功耗分析攻击效果,却不能对抗DPA攻击.     

基于SABL的抗DPA攻击可重构加法器设计

差分功耗分析(Differential Power Analysis,DPA)通过分析密码器件处理不同数据时的功耗差异来盗取密钥。运用具有功耗独立特性的灵敏放大型逻辑(Sense Amplifier Based Logic,SABL)设计密码器件可以有效防御DPA攻击。通过对SABL电路与传统加法器原理的研究,提出了一种能够抗DPA攻击的可重构加法器设计方案。首先,结合SABL电路特点得到具有抗DPA攻击性能的加法器电路;然后利用控制进位方式构成可重构加法器,支持4个8位数据或2个16位数据的加法运算。Spectre模拟验证表明,该加法器逻辑功能正确,与传统加法器相比功耗独立性能提升了97%,防御DPA攻击性能明显。     

针对AES加密设备的DPA功耗攻击平台设计

针对目前密码学界旁路攻击平台攻击效率低、通用性差、成本过高的问题,分析AES加密原理,设计了一种差分功耗攻击(DPA)平台.该平台使用XILINX公司的Spartan-6FPGA作为主控芯片,为加密设备提供时钟信号,解决了波形对齐的问题;在FPGA中例化MicroBlaze软核处理器,根据不同加密设备特点编写攻击代码,通用性较好.采取多种隔离措施,将噪声的干扰降到最低,大大提高了攻击效率.实验结果表明:在5min内成功破解了运行在C52和STM32上的AES加密算法.在保证攻击效率的前提下,DPA攻击平台的成本不到500元,并且保留有针对SIM卡和FPGA密码设备的攻击接口,作为下一步实验的硬件平台.     

一种用于DPA防御的电流平整电路设计

为提高密码芯片抵抗差分功耗分析(DPA)攻击的能力,提出了一种用于DPA防御的新型电流平整电路.电路设计基于0.18 μm CMOS工艺,包括电流检测和电流注入补偿2个模块,占用芯片面积9×103 μm2.仿真结果表明:该电路能够在较宽的频率范围内有效工作,可以将电源端的电流变化削减90％左右,增加了DPA攻击的难度;与算法级或逻辑级的DPA防御措施相比,该电路独立于密码算法,几乎不影响密码芯片原有设计流程,能够在设计的最终阶段作为附加电路与原有密码算法核心电路配合使用,提供晶体管级DPA防御方案.     

用于高速网络安全协处理器的抗功耗攻击AES算法引擎设计

为提高密码算法芯片抵抗侧信道攻击,尤其是功耗攻击技术的能力,针对一款用于高速网络安全协处理器中的AES(高级加密标准)算法引擎,采用了软件级数据掩模方法进行了抗功耗攻击的电路设计。该设计中的AES算法引擎的原始模块是一种加解密共用S-box的结构,采用2种完全不同的方法实现了抗功耗攻击电路:一种采用SRAM(static random access memory)方式来实现数据掩盖,另一种基于硬件复制方式。通过产生随机功耗或虚假功耗以掩盖实际功耗与加解密数据运算之间的关系。使用功耗仿真软件PrimePower进行仿真的结果表明,未加保护的电路在1 000条功耗曲线内就可以被攻破,采用了本设计的电路可以抵抗10 000条以上的功耗曲线,可见AES算法引擎的安全性有显著的提高。经FPGA(field programmable gate array)验证,证明本文提出的2种设计均是可行的。     

密码系统差分功耗分析攻击及功耗模型

为了证明密码系统运行时功耗泄漏包含系统密码信息,分析了静态互补金属氧化物半导体(CMOS)门数据功耗相关性,通过对AT89C52单片机实现的数据加密标准(DES)密码系统进行差分功耗分析(DPA)攻击,在64h内获得了DES第16轮加密的48 bit密钥.攻击结果表明:AT89C52中静态CMOS门状态由0到1和由1到0翻转电能消耗不同,静态CMOS门不同位置的负载电容之间存在差异.提出了寄存器负载电容充电功耗模型,解释了攻击现象,明确了DPA攻击的物理基础,为密码系统实施相关防护措施提供了依据.     

改进的差分功耗分析及其在DES中的应用

智能卡中加密硬件设计存在很高的操作并发性,单个时钟周期内就会完成多个加密的关键操作(S box查表),造成了差分功耗分析(DPA:Differential Power Analysis)很难有明显的差分效果。为了在差分功耗分析时滤除不相关的S box查表所造成的噪声,结合选择明文的攻击方法对差分功耗攻击进行改进,使攻击过程中多个S box中仅有1个S box输入变化,并对硬件实现的DES(Data Encryption Standard)加密卡进行了攻击。试验结果表明,改进的差分功耗分析方法对硬件DES加密攻击的相关度比普通差分功耗攻击提高150％以上。     

改进的SM4算法的选择明文DPA攻击

侧信道攻击,特别是差分功耗分析(differential power analysis,DPA)是对芯片中运行的分组密码算法进行安全性分析的主要手段之一。该文主要研究针对硬件实现的SM4算法的DPA攻击。合理地对明文进行选择,可以使SM4线性变换层有变化的输入比特尽可能少地影响输出比特,从而对硬件实现的SM4算法进行有效的侧信道攻击。通过分析线性变换层的比特关系,该文发现了选择明文模型下8个比特依赖关系。在此基础上,将这些比特依赖关系结合已有的比特关系,建立分析模型、更充分地利用轮输出的比特信息,对现有的SM4选择明文DPA攻击进行了改进。实验结果表明:该方法能有效提高SM4算法选择明文DPA攻击的成功率。     

旁路攻击数据分析加速研究

旁路攻击对密码芯片安全造成了严重威胁,是当前研究的热点,但其存在分析时间过长的问题,极大影响了实验效率。以差分功耗分析(differential power analysis,DPA)为研究目标,详细分析了功耗轨迹样本条数和样本点数对程序特征的影响,找到程序中最耗时部分为功耗轨迹数据读取,通过改进数据的处理方式,将数据读取次数降低为原程序的1/64。在改进分析结果与原程序完全一致的前提下,获得了高达39倍的加速比,大大提高了旁路攻击的实验效率。     

基于互通信息熵和核函数的DPA模拟攻击风险评估

按照差分功率消耗分析(DPA)的攻击性质和特征,以核函数机制理论推导系统正常运行中密码芯片功率消耗的概率分布密度值,引入密钥在某情况下获取时功率消耗和攻击分析结构模型间的互通信熵值,基于DPA攻击下,以风险量化密码芯片在模拟攻击下的抗风险能力。通过研究发现,这一个量化机制一方面能够非常高效的把和互通信熵值类似的指标验算出来,另一方面还能够在很大程度上实现密钥芯片风险分析能力的提升。     

基于SoPC的CCD驱动和数据采集

本文介绍了一种基于SoPC技术的线阵CCD驱动,并以线阵CCD TCD1500C为例,探讨了该技术的特点和优势。由实验结果可知:该驱动电路功耗小、成本低、抗干扰能力强、适应与工程小型化的要求,并且由实验给出了电路原理图和FPGA电路的时序仿真波形。     

抗差分能量攻击的DES加密芯片设计

提出将掩码和随机延时两种策略综合的方法以增强加密算法的抗攻击性能, 同时, 提出一种多掩码方案取代传统的单一掩码, 进一步增强抵御以汉明重量为模型的能量攻击。此综合策略应用于DES加密设备, 结果表明, 能够成功抵御10⁵条能量迹攻击, 抗攻击性能提高40%。     

基于FPGA的光电二极管阵列驱动设计

空间生命科学实验中所使用的仪器有其体积小、功耗低、稳定性好等特点,有别于地面使用的一些仪器设备。针对空间应用的分光光度检测技术,设计了一种基于Field Programmable Gate Array(FPGA)的光电二极管阵列驱动方法。设计中,根据空间使用的特点遴选器件与技术方案,在单片FPGA上实现对自扫描光电二极管阵列的驱动及数据采集。该设计具有集成度高、功耗低、适应性好等特点,与空间应用要求相符。     

基于FPGA与DSP的嵌入式GNSS接收机设计

随着GNSS接收机应用的不断深入,其对系统功耗、体积等性能的要求越来越高,大规模集成电路芯片如现场可编程逻辑门阵列(FPGA)和高速数字信号处理器(DSP)等在嵌入式GNSS接收机设计中得到广泛应用。卫星信号数字处理是接收机的核心部件之一,本文提出了一种基于FPGA与DSP模块化的嵌入式接收机的基带信号处理系统设计。利用FPGA完成基带相关器的设计,并由DSP实现卫星信号的信号处理和定位导航解算。通过静态测试试验,说明所设计的GNSS接收机具有体积小、功耗低和实时性强等特点。     

CMOS电路的低功耗逻辑综合

针对CMOS电路的功耗来源提出了一种低功耗综合流程.这种综合流程在不改变原有电路设计的前提下同时采用了门控时钟、操作数隔离和门级功率优化来降低功耗.对一个PTC(PWM/Timer/Counter)控制器的仿真表明，这种流程可以降低电路功耗57%，与仅使用门控时钟的流程相比可以进一步降低电路功耗21%.     

正弦信号发生器的FPGA实现

本系统由FPGA、单片机控制模块、D／A转换电路和低通滤波模块构成，仅用单片FPGA就实现了直接数字频率合成技术（DDS），产生幅度稳定的正弦波。整个系统结构紧凑，电路简单，功能强大，可扩展性强。     

基于谐波抑制与补偿线技术的非对称Doherty功放设计

为了提高WiMAX信号下doherty功率放大器（doherty power amplifier,DPA）回退点的效率,提出一种基于谐波抑制和补偿线技术的非对称doherty功放（asymmetric doherty power amplifiers,ADPA）结构。该结构在传统ADPA结构的基础上,首先对主功放（carrier）和辅功放（peak）输出匹配电路加入2次、3次谐波电路进行匹配设计,减少晶体管漏极电压电流的重合;然后通过添加补偿线（offset line）的方式,改变carrier和peak的功率分配比,使得整体电路获得更高的效率和输出功率。基于上述谐波抑制和补偿线理论,设计了一款工作在3.4 GHz~3.6 GHz,增益约为13 dB的ADPA。实测结果表明,当饱和输出功率达到48.75 dBm,功率回退9.5 dB时,功率附加效率（power added efficiency,PAE）达到41.8%,5 MHz偏移量的相邻信道功率比（adjacent channel power ratio,ACPR）优于-35 dBc,10 MHz偏移量的ACPR优于-48 dBc。满足WiMAX基站对功放线性度和效率的要求。     

一种具有零稳态电流的新型上电复位电路

为实现具有超低功耗且稳定可靠的上电复位电压输出,提出了基于电平检测的具有零稳态电流的新型上电复位电路,该电路由电平检测电路、状态锁存电路和欠压检测电路组成,通过在上电复位之后切断电平检测电路的电源实现复位稳定后的零稳态电流,其输出复位电压的状态由状态锁存电路锁存.该电路采用0.18μm Bi-CMOS工艺设计,电源电压为1.8 V.Cadence Spectre的仿真结果表明,该电路在上电复位结束后的稳态仅有数纳安的漏电流,起拉电压和欠压检测电压受温度影响很小,因而适用于集成到超大规模片上系统(SoC)芯片中.     

基于流水线架构的卷积神经网络FPGA实现

卷积神经网络（CNN）已被广泛用于图像处理领域,且通常在CPU和GPU平台上进行计算,然而在CNN推理阶段存在CPU计算速度慢和GPU功耗高的问题。鉴于现场可编程门阵列（field programmable gate array,FPGA）能够实现计算速度和功耗的平衡,针对当前在卷积结构设计、流水线设计、存储优化方面存在的问题,设计了基于FPGA的卷积神经网络并行加速结构。首先将图像数据和权值数据定点化为16 bit定点数,一定程度上减少了乘加运算的复杂性;然后根据卷积计算的并行特性,设计了一种高并行流水线卷积运算电路,提高了卷积运算性能,同时也对与片外存储进行数据交互的流水线存储结构进行了优化,以减少数据传输的时间消耗。实验结果表明,整体加速器在ImageNet数据集上的识别率达到94.6%,与近年来相关领域的报道结果相比,本文在计算性能方面有一定的优势。     

无线传感器网络节点中AES协处理器的设计

针对无线传感器网络的特点,采用加解密复用,子模块复用技术,低成本MixColumn模块的设计,以及操作数隔离,编码优化,动态功耗管理等方法,基于Xilinx公司的Virtex4系列FPGA,完成了用于无线传感器网络节点中的AES-128加解密算法协处理器的优化设计以及FPGA实现。该设计处理速度、面积功耗等都满足常用无线传感器网络节点的要求。