手机RFID读写器的基带新解码器

设计了一个超高频射频识别读写器的基带接收机, 该芯片既支持UHF 频段的ISO 18000-6B 标准, 也能支持ISO18000-6C 标准。该数字基带接收机主要包括抽取滤波、去直流、相位恢复等基本单元, 在解码部分体现了一种新的数字基带解码器。该解码器在过零检测解码方法的基础上进行了“零点”的修复, 从而可以更加有效地实现解码。和相关器解调解码相比, 这种方法所需硬件更少, 解码的实时性更强。不包括测试管脚, 该数字芯片在0. 18μm CMOS 工艺下的总面积为730 μm×3375 μm, 其中解码部分占总面积的1 %;整个数字芯片的功耗为32. 89 mW,解码部分的功耗为0. 23 mW。     

一种基于延时线的全数字脉冲式超宽带发射机

本文设计了一款应用于无线体域网的全数字超宽带脉冲发射机.采用开环工作的延时线得到不同的延时信号,再由边沿合成器将多路延时信号合成为具有较高中心频率的短时方波脉冲信号,该短时方波脉冲信号经过输出驱动模块及带通滤波电路整形成为超宽带脉冲信号.芯片采用中芯国际0.13μm RF CMOS实现,面积为1 118μm×873μm.测试结果表明,发射机输出脉冲信号的最大幅度为220mV,信号-10dB带宽可在0.9~1.5GHz之间调节,脉冲信号中心频率在3.2~4.4GHz范围内可配置,当脉冲重复速率为15Mb/s、信号带宽为0.9GHz,输出信号设置为最大幅度时,芯片功耗为0.9mW.     

一种具有新型解调电路和安全功能的超高频RFID 标签芯片

设计一种具有新型解调电路和安全功能的超高频RFID标签芯片。该解调电路不需要单独的包络检测电路, 而是利用标签芯片已有的整流器的第一级作为包络检测电路。同时还设计了一种特殊的均值检测电路, 输出电压和包络信号之间有很大的电压差, 使得比较器的设计更加容易。受标签和读写器距离的变化影响, 包络信号的直流电压在很大范围内变化, 因此还设计了具有轨到轨共模输入范围的比较器。为了保证标签和读写器之间通信的安全, 在数字基带处理器中集成了128位的高级加密标准算法(AES)。整个标签芯片 采用0.18μm工艺实现, 芯片面积为880μm×950μm。测试结果表明, 标签芯片可以解调出的射频输入信号最小幅度为100 mV, 最大的数据率为160 kb/s。     

AIS基带信号的接收与处理

为了提高船舶在海上航行的安全性,根据AIS基带信号的特点,采用CMX7042调制解调芯片,结合ARM嵌入式技术,设计了AIS基带信号接收模块.对AIS基带信号接收处理,按照AIS标准语句格式打包处理,进行了AIS系统软硬件设计与实现.测试结果表明接收数据符合设计要求,同时该AIS接收模块的灵敏度与标准相比有所提高.     

低功耗超高频RFID标签芯片基带控制器

在分析RFID标签芯片系统架构的基础上,设计了一款适用于超高频射频识别标签芯片的基带控制器,以支持ISO 18000-6 Type C标准协议的RFID标签芯片的设计与实现.该基带控制器从系统架构和关键电路设计两个方面进行低功耗的系统集成优化设计,工作主时钟频率采用1.28 MHz,解码电路的采样时钟频率采用2.56 MHz,并采用TSMC 0.18 μm工艺对面积和功耗进行仿真验证和实现评估.仿真结果标明:该基带控制器符合ISO 18000-6 Type C标准协议,芯片面积0.16 mm2,芯片功耗20.07 μW,能够满足无源射频识别标签芯片的低成本和低功耗的需求.     

一种全数字正交发射机中数字前端电路的设计

本文设计了一种应用于全数字正交发射机的数字前端电路(DFE).DFE主要由I/Q 2路插值倍数为24的高速升采样数字滤波器构成,将基带带宽为20MHz的信号从100MHz升采样至2.4GHz,同时能够有效滤除镜像信号.其中第1级滤波器采用转置结构实现,并通过对过渡带的优化而将滤波器阶数从41降低至18.后3级半带滤波器则通过结构的变换,巧妙地将插值与滤波器过程结合起来,降低了部分单元的工作频率,优化了功耗;另外,在高频部分,为了满足时序要求,对关键路径进行流水线处理,并使用低阈值管提高工作频率.此外,在DFE中还增加了低功耗的串行外设接口(SPI)可配置的预失真查找表,从而实现数字预失真(DPD)的功能,并通过对称性将查找表存储量优化17×17.DFE的总体版图面积为0.34mm2,包括时钟分频模块在内的总功耗估算为34.8mW,其中数字预失真表部分的功耗为3.5mW.仿真结果表明,本文带有预失真查找表的DFE能够将发射机的误差矢量幅度(EVM)从31.6%降低至3.26%.     

基于FFT算法的RFID读写器检测技术

研究了RFID读写器设备检测技术。基于FFT算法,以FPGA为核心硬件平台,针对RFID读写器长期、恶劣工作环境下的发射信号的频率和幅度变化问题,研究出RFID读写器检测技术。主要分为数据采集和分析两个部分,数据采集使用中频采样的方法,配合数字下变频完成基带信号的获取;数据分析部分采用FFT谱估计的方法,并对算法进行了仿真。     

SoC功率管理及其在TD-SCDMA终端基带芯片设计中的应用

介绍了在SoC设计中应用到的功率管理技术。探讨了在电压岛设计中涉及到的几个难点重点问题。结合TD-SCDMA终端基带芯片设计,分析了在电压岛设计各个步骤与普通设计相比需要的改进。在EDA工具的帮助下,该芯片有效地降低了功耗,同时附带减小面积,这为SoC低功耗提供有益的参考。     

SoC功率管理及其在TD-SCDMA终端基带芯片设计中的应用

介绍了在SoC设计中应用到的功率管理技术.探讨了在电压岛设计中涉及到的几个难点重点问题.结合TD-SCDMA终端基带芯片设计,分析了在电压岛设计各个步骤与普通设计相比需要的改进.在EDA工具的帮助下,该芯片有效地降低了功耗,同时附带减小面积,这为SoC低功耗提供有益的参考.     

一种EPC Gen2 RFID标签时钟校准方法（英文）

设计了一种对Gen2 RFID标签的振荡器产生的时钟信号进行校准的方法,以解决以下问题：因受到工艺偏差的影响,EPC Gen2 RFID标签的振荡器的时钟频率可能与设计时的标称值有偏差,导致标签不能满足协议的要求,或导致标签功耗过大性能下降.该方法设计了时钟校准命令的前导信号,命令代码和命令参数;并给出了读写器使用时钟...     

基于时间序列法的短期负荷预测采样装置的设计①

设计了基于时间序列法的短期负荷预测采样装置,包括设置于电网中用于从供电端向负载端进行供电输送的电力线路、用于对电力线路负载端的输电电压进行监测的电压监测器、用于对电力线路负载端的输电电流进行监测的电流监测器、用于将电压监测器和电流监测器采集的数据编码成信号的信号编码器、于用将信号编码器生成的信号传输至电网控制中心的信号发射器;还包括用于向信号编码器中输入标准时间信号的网络计时器。以间序列法的短期负荷预测采样装置为基础对某风电场PA发电机组的负荷进行实时预测风电功率,并将此与灰色模型的负荷预测进行比较。从结果可知该装置能够满足时间序列法短期的负荷预测系统的需要,为时间序列法短期的负荷预测提供精准的线路检测参数。     

一种具有新型时钟产生器的无源超高频RFID标签

给出一种符合ISO/IEC 18000-6B协议的超低功耗的无源超高频RFID标签.为了能够给标签数字基带处理提供准确的时钟,使用了一种超低功耗、自校正的时钟产生器,产生的时钟在-50℃～120℃或者0.7～1.6 V 电源电压的范围内,偏差小于4%.此自校正时钟模块的功耗在0.7 V的电源电压下仅为364 nW.一个...     

基于FPGA的数字正交变换信号的脉冲压缩

在现代雷达信号处理领域,实现高精度的数字信号脉冲压缩是一项关键技术.在进行时域脉冲压缩前,引入数字正交变换模块,提取I、Q基带信号,保证了较高的通道幅相一致性.对基带信号进行时域脉冲压缩,运算简便,实时性强,便于硬件实现.设计中采用Matlab和FPGA联合调试的方法,利用Matlab进行方案验证,采用Quartus Ⅱ软件进行方案实现,核心模块采用IP核实现,大大缩短了调试周期,并且提高了系统的稳定性.本系统具有运行速度快、功耗低、实现简单、实用性强等优点.     

基于VHDL的数字基带信号HDB3调制解调器仿真实现

在实际的数字基带通信系统中,为使信息在基带信道中顺利传输,必须选择合适的基带信号,HDB3基带信号是常选信号之一.针对数字基带传输系统中HDB3信号的特点,采用基于CPLD/FPGA的VHDL语言,在Max plusII的环境中,实现HDB3数字基带信号的调制、解调器.仿真结果表明,实现的HDB3基带信号调解器,系统简单、可靠,通过此系统能够方便地将原始信息流转换成HDB3基带信号.     

基于DDS技术的正弦信号发生器设计

采用DDS芯片AD9851,产生1 kHz~10 mHz范围、频率步进100 Hz可调、输出峰峰值在6 V的正弦波基本信号.以AVR单片机Atmega16为控制核心,结合FPGA辅助逻辑控制电路(产生1 kHz的正弦调制信号和二进制基带序列信号),对实现的正弦波基本信号进行幅度、频率、相位调制和调制度及频偏的程序控制.该设计具有频带宽、精度高、性能稳定、成本低和操作界面友好等特点.可作为教具和科研用仪器.     

Low-Power CMOS VCO with Dual-Band Local Oscillating Signal Outputs for 5/2. 5-GHz WLAN Transceivers

The paper describes a novel low-power CMOS voltage-controlled oscillator (VCO) with dual-band local oscillating (LO) signal outputs for 5/2. 5-GHz wireless local area network (WLAN) transceivers. The VCO is based on an on-chip symmetrical spiral inductor and a differential varactor. The 2. 5-GHz quadrature LO signals are generated using the injection-locked frequency divider (ILFD) technique. The ILFD structure is similar to the VCO structure with its wide tracking range. The design tool ASITIC was used to optimize all on-chip symmetrical inductors. The power consumption was kept low with differential LC tanks and the ILFD technique. The circuit was implemented in a 0.18-fim CMOS process. Hspice and SpectreRF simulations show the proposed circuit could generate low phase noise 5/2. 5-GHz dual band LO signals with a wide tuning range. The 2. 5-GHz LO signals are quadrature with almost no phase and amplitude errors. The circuit consumes less than 5. 3mW in the tuning range with a power supply voltage of 1     

基于DTT6C01A芯片的SCDMA手机终端的信号处理

介绍了无线通信基带处理芯片DTT6C01A的结构和性能特点以及芯片内嵌ZSP400和ARM946E内核的子系统特征；进一步介绍了SCDMA手机射频模块的组成以及射频通道的发送、接收过程。并详细阐述了中频本振的选取方法；简单介绍了DTT6C01A与射频模块接口方法以及基带数字信号处理单元的工作过程，并给出了射频接口初始化的C语言源程序。     

通过光电相位调制和光纤光栅滤波实现RadiooverFiber传输系统设计

提出并模拟证明了基于电光相位调制(PM)和布拉格光纤光栅(FBG)实现受抑光载波的双边带(DSBOCS,Double -Sideband with Optical Carrier Suppression)的双向Radio over Fiber (RoF)传输系统网络设计方案.激光光源置于中心站,载有信息的光信号通过光纤...