相关性电磁分析攻击及最小样本量分析

对相关性电磁分析方法中的均值差法与Pearson系数法的中间过程进行了分析.由于中间点的选取与密钥相关的位数不同,因此Pearson系数法的分析效果优于均值差法.以AT89C52上实现的数据加密标准(DES)加密系统为对象进行2种相关性电磁分析攻击实验,结果证明了分析的正确性.利用统计学中假设检验的基本概念与原理推导了2种相关性分析方法所需的最小样本量计算公式,为密码实现提供一项安全性评估参数.     

基于AES算法和改进ECC算法的混合加密方案

高级加密标准(AES)和椭圆曲线密码算法(ECC)是对称加密技术和非对称加密技术中的重要算法.首先对AES算法和ECC算法进行了讨论,在对影响ECC算法效率的因素模逆操作进行了改进,提出基于AES算法和改进ECC算法的混合加密方案.该方案具有运算速度快,安全性能高的优点,具有很好的实用性.     

基于FPGA的高速加密芯片的设计与实现

以非线性组合函数和线性反馈移位寄存器(LFSR:Linear Feedback Shift Registers)为基础,利用可编程逻辑门阵列(FPGA:Field-Programmable Gate Array)设计了一个高速加密芯片.该芯片既能满足密码学领域对密钥序列的高质量要求,又能满足保密通信领域高速度要求.介绍了加密芯片的设计理论、设计过程、加密芯片安全性分析和硬件实现,最后对密钥流进行了随机性统计测试.     

AES的结构及其S-box分析

分析了AES的加解密原理和密钥生成器的结构，S－box的分布特性。指出了AES与其密钥生成器之间存在一种结构上的同步性，这种同步性可能成为AES的弱点；AES的S－box具有短周期，不具有良好的分布特性。这给AES的密码分析提供了可能，也许会成为AES的致命弱点。     

一种基于FPGA的DES加密算法实现

讨论了一种基于现场可编程门阵列(FPGA)的数据加密标准算法实现.采取资源优先方案,在轮函数内部设置3级流水线,提高了整体处理速度;在FPGA上实现密钥轮函数和密钥变换函数,减少了相邻流水线级间的逻辑复杂度;采用ROM实现了S盒的变换功能,减少了程序对编译器的依赖性.本方法代码效率高,占用系统资源少,极大地提高了算法的整体性能,其设计已经在Xilinx XC2S100e芯片上得到了实现.     

密码系统差分功耗分析攻击及功耗模型

为了证明密码系统运行时功耗泄漏包含系统密码信息,分析了静态互补金属氧化物半导体(CMOS)门数据功耗相关性,通过对AT89C52单片机实现的数据加密标准(DES)密码系统进行差分功耗分析(DPA)攻击,在64h内获得了DES第16轮加密的48 bit密钥.攻击结果表明:AT89C52中静态CMOS门状态由0到1和由1到0翻转电能消耗不同,静态CMOS门不同位置的负载电容之间存在差异.提出了寄存器负载电容充电功耗模型,解释了攻击现象,明确了DPA攻击的物理基础,为密码系统实施相关防护措施提供了依据.     

一种将AES和SSL结合的数据加密算法

分别介绍了高级数据加密标准AES与网络通信加密协议SSL的原理,基于AES算法的性能分析,结合SSL协议身份鉴别、授权认证的优势,将AES与SSL相结合,提出了一种适合于网络实时数据传输安全的新的数据加密算法.最后,重点阐述了该算法的原理及实现过程,并通过测量数据加密传输的网络延时证实:AES与 SSL相结合的混合加密算法在实现授权认证功能、安全密钥传输的基础上,仍继承了 AES算法的实时性,是远程实时数据安全传送的理想算法.     

QC-LDPC码编码器的FPGA实现

准循环低密度奇偶校验(QC-LDPC)码具有优异的纠错性能,已被纳入空间数据系统咨询委员会(CCSDS)的近地轨道通信标准。分析了QC-LDPC码的特点,提出一种基于生成矩阵的编码方法。该方法利用循环矩阵特性简化生成矩阵的存储模式,减少了资源消耗,同时利用循环移位寄存器和累加器实现矩阵乘法,降低了编码算法复杂度。在Xilinx xc4vsx55 FPGA上,采用VHDL语言实现了CCSDS标准中(8176,7154)LDPC编码器的设计。仿真结果表明,设计的编码器资源占用较少,吞吐量约为228 Mbit/s。     

一种具有新型解调电路和安全功能的超高频RFID 标签芯片

设计一种具有新型解调电路和安全功能的超高频RFID标签芯片。该解调电路不需要单独的包络检测电路, 而是利用标签芯片已有的整流器的第一级作为包络检测电路。同时还设计了一种特殊的均值检测电路, 输出电压和包络信号之间有很大的电压差, 使得比较器的设计更加容易。受标签和读写器距离的变化影响, 包络信号的直流电压在很大范围内变化, 因此还设计了具有轨到轨共模输入范围的比较器。为了保证标签和读写器之间通信的安全, 在数字基带处理器中集成了128位的高级加密标准算法(AES)。整个标签芯片 采用0.18μm工艺实现, 芯片面积为880μm×950μm。测试结果表明, 标签芯片可以解调出的射频输入信号最小幅度为100 mV, 最大的数据率为160 kb/s。     

用于高速网络安全协处理器的抗功耗攻击AES算法引擎设计

为提高密码算法芯片抵抗侧信道攻击,尤其是功耗攻击技术的能力,针对一款用于高速网络安全协处理器中的AES(高级加密标准)算法引擎,采用了软件级数据掩模方法进行了抗功耗攻击的电路设计。该设计中的AES算法引擎的原始模块是一种加解密共用S-box的结构,采用2种完全不同的方法实现了抗功耗攻击电路:一种采用SRAM(static random access memory)方式来实现数据掩盖,另一种基于硬件复制方式。通过产生随机功耗或虚假功耗以掩盖实际功耗与加解密数据运算之间的关系。使用功耗仿真软件PrimePower进行仿真的结果表明,未加保护的电路在1 000条功耗曲线内就可以被攻破,采用了本设计的电路可以抵抗10 000条以上的功耗曲线,可见AES算法引擎的安全性有显著的提高。经FPGA(field programmable gate array)验证,证明本文提出的2种设计均是可行的。     

基于FPGA先进加密算法(AES)的高速实现

在介绍有限域的概念及Rijndael算法结构,详细分析算法中基于GF(28)加法、乘法运算过程的基础上,详细阐述了使用FPGA高速实现运算关键部分的设计思路。针对FPGA设计中对速度与面积两项指标的不同要求,分别给出了两种方案,最后,给出本算法在FPGA实现方式下的性能指标。通过与国内外部分相关测试数据比较,该优化算法的性能比(MBps/Slice)明显优于其它设计。     

一种基于FPGA的AES加解密算法设计与实现

设计了一种用于低端设备、低功耗的AES(advanced encryption standard)加解密硬件模块.混合设计加解密算法,减少了资源占用,使设备在较低的时钟频率下保持较高的性能,在20 MHz时,加解密速度仍可达128 Mbit/s.     

基于FPGA的AES算法硬盘加密卡的实现研究

提出了基于FPGA对IDE硬盘数据进行AES加解密的实现方案,重点对加密卡的核心模块进行了分析和设计;采用了基于NiosII处理器的专门用于硬盘的密钥管理方法,更加有效地对硬盘数据进行保护;时序仿真验证了该硬盘加解密设计方案的可行性.     

无线传感器网络节点中AES协处理器的设计

针对无线传感器网络的特点,采用加解密复用,子模块复用技术,低成本MixColumn模块的设计,以及操作数隔离,编码优化,动态功耗管理等方法,基于Xilinx公司的Virtex4系列FPGA,完成了用于无线传感器网络节点中的AES-128加解密算法协处理器的优化设计以及FPGA实现。该设计处理速度、面积功耗等都满足常用无线传感器网络节点的要求。     

高级加密算法中的列变换分析和硬件实现

在对称数据加密领域,数据加密标准由于密钥长度的限制。已不能满足当前信息安全的需求。一种基于Rijndael算法的高级加密标准正逐渐取代原算法。介绍Rijndael的算法流程,并分析该算法中的关键步骤——列变换,介绍列变换的运算规则,并给出使用该运算规则的两种具体实现方法。最后结合实际应用,描述使用可编程逻辑芯片实现列变换的要点。     

针对高级数据加密标准的最大差分功耗分析

在讨论AES功耗模型的基础上,提出了一种新的最大差分功耗攻击(MDPA)的方法.算法对被攻击的部分明文用猜测的密钥进行变换,采用差分的方法去除噪声,比较由变换后的明文和正确密钥产生的一组功耗值,通过寻找最大功耗值得到正确的密钥.采用MDPA方法和相关功耗分析的方法对AES进行了仿真攻击实验,结果证明了本文所提方法的有效性,同时也显示MDPA方法能够以合理的攻击代价显著增强相关功耗分析攻击的效果.     

一种基于FPGA的AES算法的低功耗实现

目前网络支线上绝大部分用户面对的是千兆和百兆的以太接入网,因此设计低功耗而不影响接入网数据传输速率的AES加密芯片将具有广阔的应用前景.由此,在保证128密钥安全性的条件下,本文提出了一种将AES加密算法的128位明文分为4个32位加密单元进行处理,并通过流水线技术进一步降低功耗的AES加密芯片的实现方法.并且针对一般的FPGA结构仿真实现了上述的设计.     

AES算法介绍和硬件设计

Rijndael算法是美国21世纪先进加密标准(AES)．首先简要介绍AES算法的加解密流程,然后给出了一种利用FPGA进行设计的方法,对主要部分的设计结构进行了详细的说明,最后给出了具体的试验结果．这种设计占用的资源很少,适合于对速度要求不高的小规模应用．     

基于SOPC的AES算法硬件实现研究

通过分析AES算法的轮变换和密钥扩展的特点,结合片上可编程系统（SOPC）内部电路结构,用查找表对AES算法进行全面优化,用查找表对密钥扩展的递归算法进行构建.给出了实现算法的流程图,完成了密钥生成器电路系统,实现了算法的SOPC系统设计.     

FIR数字滤波器的FPGA实现

介绍了采用加法器树和线性相位结构在FPFA上实现FIR数字滤波器的方法,并通过Verilog HDL用Quartus II进行了仿真.相对于采用传统的移位相加乘法器和直接型结构的FIR滤波器设计,这种实现方式在性能上有明显的优势,使执行效率得到了较大提高.尤其在滤波器的阶数较大的情况下,优势会更明显.