功耗和面积优化的时域加固锁存器设计(英文)

提出了一种能抵抗单粒子翻转的时域加固锁存器.这种锁存器是在一般的锁存器中加入了3个能抵抗单粒子瞬态的延迟单元.它能有效的抵抗宽度小于△T的单粒子瞬态脉冲.与之前的结构相比,所提出的结构在功耗和面积上分别减少了38%和20%.最后,通过对比仿真结果证明了这种时域加固方法的有效作用.     

适用于低功耗SRAM的高速电流模式灵敏放大器

提出一种新型电流模式SRAM灵敏放大器结构。该灵敏放大器采用两级结构, 通过增加一级基于锁存器结构的高速放大电路, 能够快速感应位线的电流变化并放大为全摆幅信号, 不仅能加快求值速度, 而且电流传送器还起到隔离直流通路、减少电路直通功耗的作用。 基于1.0 V/65 nm工艺的HSPICE仿真结果显示, 与WTA灵敏放大器相比, 该灵敏放大器速度提高17%, 功耗减少86%。     

基于CNFET的高速低功耗三值灵敏放大器设计

通过对碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)和灵敏放大器原理的研究,提出了一种基于CNFET的高速低功耗三值灵敏放大器设计方案。该方案首先剖析三值反相器电路结构,采用交叉耦合反相器作为三值锁存器;其次结合输入输出信号分离方法,提高放大差分信号速度;然后利用使能信号控制电路状态,降低三值灵敏放大器功耗。采用32nm CNFET标准模型库进行HSPICE仿真,结果表明所设计的电路逻辑功能正确;芯片成品率高达96.48%,具有较强的稳定性,且与利用CMOS设计的二值灵敏放大器相比工作速度提高64%,功耗降低83.4%。     

1种能够抵抗双节点翻转的锁存器设计

提出了1种可以抵抗双节点翻转的锁存器.该锁存器的反馈回路由保护门、延迟单元以及3选2多数表决器构成.保护门的输出送入表决器进行表决,表决之后的值经过延迟单元之后再反馈给保护门.分析和仿真表明,当单粒子翻转的维持时间小于500 ps时,这种结构不仅可以抵抗双节点翻转,还能抵抗部分3节点翻转以及输入端口的单粒子瞬态.在0.18μm CMOS工艺下,锁存器的面积为186.12μm2,在时钟转换时间和数据转换时间都为0.008~1.5 ns时,锁存器的建立时间为1.165 63~1.328 71 ns.此外,用这种锁存器实现了1套标准单元库,并在此基础上设计了1种序列检测器电路,其面积和动态功耗分别是用3模冗余方法的83.06%和41.99%,是用5模冗余方法的53.99%和25.19%.     

一种超低功耗高精度的RC振荡器设计

为了满足电子系统对时钟源功耗和精度的要求,设计了一种超低功耗高精度的RC振荡器电路.电路利用恒流源对电容充电的方式实现振荡,输出的时钟频率为32 kHz.首先,电路通过电流复用的方式,降低了整体的功耗;其次,通过电路内部集成数字修调结构,提高了输出频率的精度;同时,电路设计有启动和防死锁的功能,保证了电路的安全性.电路采用和舰0.11μm的工艺进行流片,典型情况下电路的整体功耗仅为160 nA;在修调后由电压和温度变化引起的频率偏差分别在±0.56%和(-1.8%)-(+0.44%)以内;且电路可以在2-5.5 V的电压范围内正常工作.     

基于门控时钟技术的时钟树低功耗研究

以TSMC 40 nm工艺为基础,使用Synopsys最新布局布线工具ICCII进行时钟树综合.首先利用传统门控时钟技术来降低时钟树动态功耗,在此基础上,提出了一种有别于传统门控时钟技术的新方法.实验结果表明,传统门控时钟方法在两种不同的场景(scenario)下分别降低动态功耗75.36 mW和136.84 mW,虽然不同scenario降低的动态功耗值不同,但是降低功耗的效果是一样的,降低幅度均为22%.新方法又可以进一步降低34.05 mW的动态功耗,降低幅度为12.5%,低功耗效果显著.     

采用时钟屏蔽策略降低测试功耗

为了降低每时钟周期的平均及峰值功耗,在两级扫描结构基础之上提出时钟屏蔽及它的改进策略。利用测试激励压缩条件和测试响应压缩条件对电路进行划分,在每个时钟周期激活子电路的方法来降低峰值。实验结果表明:采用改进策略测试的总功耗平均降低到全扫描的0.39%,峰值功耗平均降低到全扫描的16.26%,捕获阶段的峰值平均降低到全扫描的10.97%。从结果可以看出,采用多级时钟屏蔽策略进行电路测试,与传统的全扫描测试方法相比,测试功耗及其他影响扫描测试代价的参数均有明显的降低。     

用于安全集成电路的三相单轨脉冲寄存器

基于三相位求值模式提出了一种三相单轨脉冲寄存器(TSPR),该寄存器可在时钟边沿到来之后依次完成放电、充电、写入三个操作.由于输出节点在每个周期内经历一次充电和一次放电操作,因此所有数据处理过程都具有相同功耗,达到了单元功耗与处理数据无关的目的.仿真验证表明TSPR逻辑功能正确,并且具有小于1.73%的归一能量差.进一步采用TSPR实现高级加密标准(AES)算法中的8位S盒结构以验证其抗差分功耗分析(DPA)攻击能力.实验结果证明:TSPR可以将正确密钥与功耗之间的相关性系数降低81.82%,有效地减少数据处理过程中的信息泄露,提高电路的抗攻击能力.     

采用时钟屏蔽策略降低测试功耗

为了降低每时钟周期的平均及峰值功耗,在两级扫描结构基础之上提出时钟屏蔽及它的改进策略。利用测试激励压缩条件和测试响应压缩条件对电路进行划分,在每个时钟周期激活子电路的方法来降低峰值。实验结果表明:采用改进策略测试的总功耗平均降低到全扫描的0.39%,峰值功耗平均降低到全扫描的16.26%,捕获阶段的峰值平均降低到全扫描的10.97%。从结果可以看出,采用多级时钟屏蔽策略进行电路测试,与传统的全扫描测试方法相比,测试功耗及其他影响扫描测试代价的参数均有明显的降低。     

高速低功耗CMOS动态锁存比较器的设计

提出一种高速低功耗动态锁存比较器,电路包含预放大器、锁存比较器和SR锁存器3部分.采用一种新的锁存比较器复位电路,该电路仅由一个P沟道金属氧化物半导体(PMOS)管构成,实现电荷的再利用,减小了延迟,降低了功耗.SR锁存器输入端口的寄生电容为锁存比较器的负载电容,对SR锁存器的输入端口进行改进,避免由于锁存比较器的负载电容失配导致的输入失调电压偏移的问题.电路采用TSMC 0.18μm互补金属氧化物半导体(CMOS)工艺实现.结果表明:电源电压为1.8V,时钟频率为1GHz时,比较器精度达0.3mV;最大输入失调电压为8mV,功耗为0.2mW;该比较器具有电路简单易实现、功耗低的特点.     

高速高精度比较器的设计

根据预放大锁存快速比较理论,设计了一种应用于12 bit、1 MS/s逐次转换型模数转换器的比较器。采用上华0.5μm CMOS工艺,基于Hspice仿真工具,提出了测量预放大器和锁存器的失调电压的新方法。对已有失调校准技术进行改进,进一步降低了预放大器和锁存器的失调电压,显著提高了比较器的精度。采用Cadence Spectre进行仿真,结果表明,在5 V单电源电压、20 MHz时钟频率时,分辨率可以达到0.8 mV,满足12 bit SAR ADC的精度要求。     

横向槽栅双极晶体管的闩锁特性研究

提出一种新颖的横向槽栅双极晶体管（ Ｌ Ｔ Ｇ Ｂ Ｔ） 结构．此结构可明显改善器件的闩锁效应．通过数值模拟，比较了 Ｌ Ｔ Ｇ Ｂ Ｔ 结构与 Ｌ Ｉ Ｇ Ｂ Ｔ 结构的闩锁电流密度大小，讨论了 Ｌ Ｔ Ｇ Ｂ Ｔ 结构闩锁电流密度与该结构的ｎ ＋ 和ｐ ＋ 阴极区域设计的关系．在相同５ 微米ｎ ＋ 阴极长度下， Ｌ Ｔ Ｇ Ｂ Ｔ 结构闩锁电流密度比 Ｌ Ｉ Ｇ Ｂ Ｔ 结构提高了７ ．７ 倍， Ｌ Ｔ Ｇ Ｂ Ｔ结构闩锁电流密度大小随槽栅与ｐ ＋ 阴极之间距离减小而增大．     

一种基于FPGA的低功耗、容错状态机设计方法

针对FPGA(Field Programmable Gate Array)在航空航天领域应用面临的可靠性和功耗问题,提出了一种适于FPGA实现的低功耗、容错有限状态机设计方法.该方法与传统FPGA中实现状态机占用布线资源、查找表、寄存器等资源的思想不同,它将状态机映射到FPGA内嵌块RAM,同时采用两块RAM构成双模冗余结构,通过比较两块RAM输出数据的一致性确定RAM中数据出错的情况,并结合奇偶校验进行检错与纠错.实验结果表明:与经典的三模冗余方法相比,该方法有更低的功耗和更高的可靠性,并能对一位错误实现在线纠错.     

新型高速低功耗CMOS动态比较器的特性分析

为了降低sigma-delta模数转换器功耗,针对应用于sigma-delta模数转换器环境的UMC 0.18 μm工艺,提出1种由参考电压产生电路、预放大器、锁存器以及用作输出采样器的动态锁存器组成的新型高速低功耗的CMOS预放大锁存比较器.该比较器中输出采样器由传输门和2个反相器组成,可在较大程度上减少该比较器的功耗.电路采用标准UMC 0.18 μm工艺进行HSPICE模拟.研究结果表明:该比较器在1.8 V电源电压下,分辨率为8位,在40 MHz的工作频率下,功耗仅为24.4 μW,约为同类比较器功耗的1/3.     

插电式混合动力汽车的燃油经济性优化分析

针对速度变化对插电式混合动力汽车(PHEV)经济性的影响,提出一种顺序速度平滑控制策略.通过对给定交通约束条件下的速度曲线进行顺序平滑处理,优化充电策略,提高插电式混合动力汽车的燃油经济性.根据前车速度的预测值,在车辆与前车的可接受跟踪距离范围内,通过最小化加速度来平滑车速;采用最优的充电耗散策略,根据整个行程的信息,将电池充电延长到行程结束.通过对3种典型工况测试周期的组合,研究商用PHEV的连续优化对两种不同行驶模式的影响.仿真结果表明:所提出的顺序优化方法由于与车辆结构无关,实用性较高;由于在速度优化中使用线性车辆模型求解最优控制问题,因此计算过程的实时性较好;速度平滑控制方法使燃油消耗量减少7%~14%.     

基于插电式电动汽车储能的智能家居动态规划能量管理策略

电动汽车储能为可持续能源供应和分布式能源储存提供了新的机遇和挑战.文中提出基于插电式电动汽车储能的智能家居能量管理问题,并应用动态规划方法完成能量管理策略设计.根据系统结构对系统功率流和PEV电池组进行建模.在家庭能量需求和PEV充电需求约束下,以分时电价和分时家庭能量需求为背景,提出用电成本最小的动态规划能量管理策略优化问题.仿真验证了不同家庭能量需求、不同车辆行驶工况下所提方法的系统经济性,仿真结果表明夏令时和冬令时分别节省家庭日用电费用约50%和27%.      

0.18μm CMOS高集成度可编程分频器的设计

采用标准0.18 μm CMOS工艺,提出了一种高集成度可编程分频器.该电路所采用技术的新颖之处在于：基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑.仿真结果表明,在1.8V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW.     

VxWorks环境下内存文件系统的应用

针对某些嵌入式系统处理数据量大和速度高的特点，提出一种应用于嵌入式系统VxWorks中的内存文件系统．通过在内存中建立文件系统，将数据存放于内存中，既可以提高存取速度又可以节省外存空间，在某些特殊环境及设备中，可以减少对磁盘的操作，从而达到保护磁盘的目的。     

基于公平权重的电动汽车充电功率分配策略

为满足规模化电动汽车用户多样性的充电需求,提出一种基于公平权重的电动汽车充电功率分配策略.首先,在M/M/C/N排队模型的基础上加入优先级惩罚机制,初步优化用户等待时长和充电功率;其次,针对用户充电时的满意度问题,提出一种基于惩罚因子的用户满意度函数;最后,利用优化的熵权法在满足用户需求的前提下,将用户间的充电公平因子以权重的形式参与到功率分配中,实现对区内可用负荷的公平分配,并运用用户满意度函数对功率分配方法进行评价.仿真算例表明,新用户加入充电方式分配算法和基于公平权重的功率分配策略能进一步优化用户等待时长和充电功率;所提出的用户满意度函数也能有效地评价用户对充电站的态度,有助于各充电站改进服务,进一步优化用户体验.