基于冗余算法和跳跃式结构的54位乘法器的研究

为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25μmCMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%.     

Booth编码在补码乘法中的应用

在数字信号处理中,乘法器是运算单元的核心部件之一,通过Booth编码减少部分积的数量,能提高乘法运算的速度。该文分析了优化乘法器的两种思路,推导了2基Booth编码及4基Booth编码,指出在实现乘法器中优先考虑4基Booth编码的原因,阐述了在应用Booth编码时注意的问题,在实际应用中验证了该方案的有效性和稳定性。     

Radix-16 Booth流水线乘法器的设计

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.     

双字节Booth乘法器的优化设计

在分析改进Booth算法双字节(16bit)乘法器的基础上,提出一种并行的乘法器结构,并且在最后的快速进位链中运用了新的设计,提高了乘法器的速度,相对于传统的结构减少了一位全加器的数量,达到减小电路规模和芯片面积,降低乘法器功耗的目的。     

一种新的Booth乘法器设计方法

文章在分析了数字电路实现乘法运算的基本原理及部分积优化原理的基础上,提出了一种具有动态加速浮点乘法运算功能的变基Booth算法,该算法可以在不增加加法器负担的条件下收到较好的加速效果。在一个普通的2输入加法器的支持下,平均加速效果至少好于8基Booth,而面积和速度都优于前者。同目前集中于乘法器中阵列结构的优化方法相比,该文为乘法器优化设计提出了一种新的研究方向。     

MIPS的流水线技术和基于流水线的乘法器设计

在Booth算法的基础上，结合微处理器中流水线的结构，提出了1种改进的Booth乘法器，以适合全定制版的设计，有效地减小版图的面积、简化了电路的设计，并降低了芯片的功耗。     

二次Booth编码的大数乘法器设计

为了解决现有信息安全公钥签名算法存在的对大量模乘运算处理速度不快的问题,提出了一种高阶Booth编码的大数乘法器结构和二次编码的Booth 64线性变换式。二次编码既减少了部分积个数,也减少了高阶Booth编码预计算奇数倍的被乘数个数。基于此结构和编码,用Verilog代码设计了570×570b流水线乘法器。基于SMIC 0.18μm工艺,综合表明电路的关键路径延时为5.8 ns,芯片面积小于30mm2。可用于高性能的整数因子分解算法(RSA)2048 b、椭圆曲线算法(ECC)素数域512 b芯片的实现。     

固定位宽乘法器的量化误差补偿方法及电路实现

为了减小乘法器量化噪声对认知无线电信道检测性能的影响并节省芯片面积,提出一种高精度的固定位宽基-4Booth(FBB-4B)乘法器结构.该乘法器的截断部分被分为保留、自适应补偿和常数补偿3部分.常数补偿部分的量化误差补偿值合并到自适应补偿部分,根据自适应补偿部分进位状态的编码产生自适应量化误差补偿值,并设计了补偿进位生成电路.相较于截断部分全部采用自适应补偿的乘法器,FBB-4B乘法器的自适应补偿部分所包含的部分积位数较少,使得自适应补偿部分的量化误差减小,从而提高了该乘法器的精度.仿真实验表明,FBB-4B乘法器的精度比其他同类乘法器的精度提高了约13%,比理想基-4Booth乘法器的面积减少了30%左右.     

32位快速乘法器的设计

高性能乘法器是现代微处理器中的重要部件,乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。传统的乘法器的设计,在最终的乘积项求和时,常采用阵列相加或叠代相加的方法,不适用中小规模的微处理器的设计。该文提出的32位乘法器,采用了Booth编码、4-2压缩器、Wallace树算法以及超前进位加法器等多种算法和技术,在节约面积的同时,获得了高速度的性能。     

乘法器模块在FPGA中的实现

作为数字信号处理领域的基本运算单元,乘法器在其中起到了至关重要的作用。本文设计了三种基于FPGA的数字乘法器模块,包括传统乘法器,LUT乘法器和Booth算法的乘法器,利用Modelsim仿真软件分别对三种算法进行了仿真,并用QuartusⅡ软件对所编写的Verilog程序进行编译综合,这里用到的FPGA芯片是Altera公司生产的cycloneⅡ器件,最后对结果进行了说明。     

32位时延无关异步流水线乘法器设计

提出采用Heaviside函数建立可精确描述门限门行为的数学模型，该数学模型可描述门限门的置位、复位行为．针对异步单轨逻辑健壮性差的缺点，基于零协议逻辑(Null Convention Logic)设计了双轨逻辑的时延无关32位异步流水线乘法器．乘法器基于改进的Booth编码和Wallace树．该乘法器与采取同样结构的同步乘法器的仿真结果表明，前者的性能提高了近4倍．     

在8位微程序控制的模型计算机中Booth算法的实现

描述了在8位微程序控制的模型计算机中,通过编程实现了Booth算法的运算过程。对Booth算法进行了分析,绘出了实现Booth算法的流程图,编写了汇编语言程序,在8位微程序控制的模型计算机中实现了Booth算法,达到了预期的结果。     

An asynchronous 32×8-bit multiplier based on LDCVSPG logic

An asynchronous high-speed pipelined 32×8-bit array multiplier based on latched differential cascode voltage switch with pass-gate (LDCVSPG) logic is presented. The multiplier is based on 4-phase dual-rail protocol. HSPICE analysis using device parameters of Central Semiconductor Manufacturing Corporation (CSMC’s) 0.6 μm CMOS technology is also given, and the result shows that the average data throughput of the multiplier is 375 MHz. Biography: ZHONG Xiongguang(1976–), male, Ph.D. candidate,research direction: asynchronous processor design,SoC design methodology.     

一种产生单向分解值的算法

由于 12 8位的单向分解值将越来越不能满足信息安全的需要 ,本文提出了一种利用伪随机序列产生单向分解值的算法。该算法利用 2 5 6个不同的数所随机组成的不同排列来产生一个 2 5 6位的单向分解值。由于 2 5 6 !=8.5 78× 10 50 6,所以在这个巨大空间上可以方便地设计安全的单向分解值变换 ,从而可以取代MD5应用于对身份认证要求较高的场合     

同时支持两种有限域的模逆算法及其硬件实现

有限域的运算是密码学的基础,而在有限域的所有运算中模逆运算是最核心也是最复杂的运算。提出了一种同时支持素域和二进制域两种有限域的模逆算法,通过对算法的优化和对硬件结构的设计,使得256位的模逆运算电路的时钟频率达到167MHz,电路面积和其他电路相比较也有明显优势。