定码长多码率QC-LDPC码的构造

通信系统通常需要支持多种码率的信道编码以适应不同的信道条件。为了简化系统实现的复杂度,该文提出了一种码长固定、兼容多码率、准循环低密度奇偶校验(QC-LDPC)码的构造方法。该方法利用修正的渐进边增长(PEG)Reed-Solomon(RS)码算法生成母码的校验矩阵,结合校验矩阵的行合并得到具有相同结构的多码率QC-LDPC码的校验矩阵。在译码时多码率LDPC码可以共用同一个译码器,从而大大减少了译码的硬件资源。实验结果表明:该方法生成的多码率LDPC码的性能均优于第二代欧洲数字地面电视广播传输标准(DVB-T2)中对应码率的码,且译码器硬件资源与单码率的LDPC译码器相当。     

分块低密度校验码与高速部分并行译码器联合设计方案

提出一种联合构造规则低密度校验(LDPC)码的方案.通过该方法构造的规则LDPC码不仅具有良好的纠错性能,而且适合于采用部分并行结构的译码器来实现高速译码,从而使得所构造的LDPC码在硬件复杂度与译码吞吐量之间具有较好的折衷.该译码器可兼容多种码长、多种码率的LDPC码,因此只需要设计一个译码器,就可以完成对具有相同列重的不同LDPC码的译码.     

基于IEEE 802.16e标准中低密度校验码的码率适配设计

针对宽带无线接入标准IEEE 802.16e,提出了实用的、低复杂度的码率适配（RC）低密度校验（LDPC）码构造方案.依据标准中LDPC码校验矩阵和参数集合,采用校验位删除和校验矩阵扩展两种算法来实现码率0.1-0.9范围内动态变化的RC LDPC码,比较、分析用两种方法构造不同码率时的译码性能.仿真结果表明,校验矩阵扩展方法适用的码率动态范围明显大于校验位删除;扩展方案基本满足系统业务对码率的需求,具有良好的译码性能和较低的实现复杂度,适用于IEEE 802.16e标准中的混合ARQ等链路自适应技术.     

利用斐波那契数列构造QC-LDPC码的方法

利用斐波那契数列的特点,提出了一种准循环低密度奇偶校验码(QC-LDPC)码的编码器设计方法.该编码器设计利用了斐波那契数列的一种顺序排列方法,构造的校验矩阵H不含四线循环,具有准循环结构,节省了校验矩阵存储空间,对码长和码率参数的设计具有较好的灵活性.该编码器算法复杂度与码长成线性关系,易于编码.仿真结果表明,在加性高斯白噪声信道条件下,该编码方案具有优于阵列LDPC码的性能.     

基于改进双参数算法的LDPC编译码器设计

室内信道环境特点要求超宽带(UWB)通信系统的信道编译码器具有高吞吐率和兼容不同码长码率等特点.该文提出一种选取校验矩阵的改进双参数算法和一种环形Manchester进位链高速加法器电路单元,改进了低密度奇偶校验(LDPC)码的编译码器设计,使它兼具原双参数法的高纠错性能和单参数法的高吞吐率优势,并能动态地配置码长、码率、校验矩阵等参数.该LDPC编译码器已应用于室内超宽带无线传输系统.理论分析和实际测试表明,该算法和电路改进能够实现高数据吞吐率,并保证系统性能.     

低密度奇偶校验码的研究

本论述介绍了低密度奇偶校验码的编译码方法,设计了一种校验矩阵子矩阵均为循环矩阵的高码率低密度奇偶校验(QC-LDPC)码,仿真结果表明其性能逼近香农限,具有较高的实用价值。     

QC-eIRA码的构造及其变码率编码器FPGA实现

针对非规则重复累积码(extended irregular repeat-accumulate, eIRA)校验矩阵中H_1矩阵的随机性,提出采用有限域构造H_1矩阵的方法,并构造出了几种高码率码型。新构造码型既保留了eIRA码特殊的结构,同时又具有准循环LDPC码(quasi-cyclic low density parity check codes, QC-LDPC)的特点。仿真结果表明,当码长达到8175时,新构造码型的性能明显优于QC-LDPC码,在中长码长时表现出较好的性能。基于新码型结构特点,设计通过读写随机存储器(random-access memory,RAM)实现校验位计算的编码器硬件架构,采用Verilog HDL在Virtex 4 xc4vlx60芯片上实现了编码器,结果显示,相比于基于移位累加器组的传统QC-LDPC码,新的编码架构占用的硬件资源大幅降低,且更利于灵活实现变码率编码。     

高码率下的规则准循环LDPC 码构造方法

介绍了一种基于有限几何LDPC 码构造高码率规则准循环LDPC 码的方法. 首先,将一个欧式几何 LDPC 码分解成由其子矩阵构成的矩阵. 其中每个子矩阵具有循环结构从而使其具有准循环结构. 然后,利用这 种结构构造了一个辅助矩阵来去除其中的6 环结构. 按照这种方法构造了3 种码长适中,码率分别为0.875、0.91 和0.92 的规则准循环LDPC 码. 仿真结果中,这些码的误码性能表明此方法有较好的效果.     

自适应码率QC-LDPC码编码器的FPGA实现

准循环低密度奇偶校验码(QC-LDPC codes)相比其他的LDPc码具有简单的编码结构,拥有较好的应用前景.通过构造校验矩阵设计了不同码率和不同帧长的具有系统结构的QC-LDPC码,并分析了这些码的性能,随后将编码过程分阶段引入主从控制模块及复用基本SRAA组,设计了变码率和变帧长的编码器,并用Verilog HDL语言在Spartan 3 3s1500fg676芯片上实现了编码器的设计.综合报告表明:在使用适中的硬件资源情况下,系统最大频率达到了174.856 MHz,能满足高速编码的要求.     

基于改进PEG算法的多元RA码交织器设计

在理想度分布的条件下,交织器是重复累积(repeat accumulate,RA)码性能优异的关键因素。在设计交织器时,应该避免短环的存在,特别是环4,而渐进边增长(progressive edge growth,PEG)算法是一种简单有效的避免短环的构造法。将PEG算法运用到q元RA(q-RA)码交织器的设计,首先构造出无4环的校验矩阵,通过校验矩阵得到对应的q-RA码交织器。仿真了q-RA码采用设计的交织器和随机交织器时的性能,得到采用改进的PEG算法构造交织器的q-RA码性能优于采用随机交织器的码,且对于高码率的q-RA码,其性能改善更加明显。     

基于改进PEG算法的多元RA码交织器设计

在理想度分布的条件下,交织器是重复累积(repeat accumulate,RA)码性能优异的关键因素.在设计交织器时,应该避免短环的存在,特别是环4,而渐进边增长(progressive edge growth,PEG)算法是一种简单有效的避免短环的构造法.将PEG算法运用到q元RA(q-RA)码交织器的设计,首先构造出无4环的校验矩阵,通过校验矩阵得到对应的q-RA码交织器.仿真了q-RA码采用设计的交织器和随机交织器时的性能,得到采用改进的PEG算法构造交织器的q-RA码性能优于采用随机交织器的码,且对于高码率的q-RA码,其性能改善更加明显.     

具有高速并行译码结构LDPC码的构造

针对可实现高速并行译码的低密度校验(LDPC)码,提出了一种LDPC码的构造方法.该方法用代数的方法构造一个校验矩阵,适当地选择构造时的参数,可以消除校验矩阵中的小环,以保证所构造码字的性能;再按照一定的规则对所构造校验矩阵的行进行重新排列,可使得重排后的矩阵具有分块结构.仿真结果表明,采用这种分块结构,使得LDPC码的部分并行译码在工程实现上成为可能,按照该方法构造的LDPC码的性能与随机构造的码字相当.     

一种改进的QC-LDPC码及其编码器FPGA实现

为了提高低密度准循环奇偶校验码（quasi-cyclic low density parity check codes,QC-LDPC）的编码码率灵活性和降低该码的实现复杂度,提出了一种改进的 QC-LDPC 码构造方法,并通过构造校验矩阵设计出了几种高码率码型,仿真结果表明该码在中、长帧长时性能优于相近参数的传统 QC-LDPC 码;针对该码型设计了一种基于随机存取存储器（random-access memory,RAM）的编码器硬件架构,通过存储地址指针实现对校验矩阵的存储,使得编码器能灵活地实现变码率和变帧长编码。采用 verilog 硬件描述语言在 Spartan-3 XC3S1500芯片上实现了编码器。综合结果显示：新的硬件编码架构较基于移位寄存器的传统 QC-LDPC 码的编码器硬件架构,在编码延时保持相同而硬件资源大幅降低的情况下,编码器系统的最高频率达到了225．174 MHz,能满足高速编码需求。     

基于伪辛空间的LDPC码的构造

基于有限域Fq 上的（2v+2）维伪辛空间,根据子空间的包含关系,选取(m,0,0,1) 型全迷向子空间,构造出了点集和线集并定义了点、线之间的关联关系,根据图论知识构造出所对应的二分图的关联矩阵,得到LDPC码的校验矩阵, 最终构造出LDPC 码C (ν + 1,2ν + 2,q ), 求得围长为8, 最小距离为2q + 2. 对码C (ν + 1,2ν + 2,q ) 取固定参数,利用子空间的包含关系,得到LDPC 码C (3,6,2) 的校验矩阵,求得码率,并对码进行了译码仿真,发现码C (3,6,2) 比相同参数的随机码的码率高.     

基于杨辉三角结构的 QC-LDPC 码构造

针对准循环低密度奇偶校验(QC-LDPC)码中准循环基矩阵的移位系数确定问题,提出基于杨辉三角结构的确定方法。该方法构造的校验矩阵不含四环,移位系数由简单的数学表达式确定,编码复杂度与码长呈线性关系,节省存储空间,对码长和码率参数的设计具有较好的灵活性。仿真结果表明:在加性高斯白噪声信道和BP译码算法下,该方法构造的码字在误比特率为10-4时,信噪比优于随机LDPC码接近0.3 dB,在误比特率为10-6时优于DVB-S2标准的LDPC码0.2 dB,并可以获得与IEEE 802.16e码相一致的性能。同时表明合理的选择循环移位矩阵的尺寸,可以改善码字的误比特率性能。     

递归构造低密度校验(LDPC)码的方法

针对Tanner图中圈的增加会影响码的性能的问题,提出了一种递归构造低密度校验(LDPC)码的方法。该方法利用一个短的LDPC码的校验矩阵作为其母矩阵,在此基础上采用循环置换矩阵构造一个长的LDPC码。通过对循环转置矩阵的参数进行约束,可以保证所构造的长码的Tanner图中指定长度的圈的个数等于或者小于其短码,且可以构造规则或者非规则的LDPC码。仿真结果表明,采用该方法构造的LDPC码具有较低的误码平台,其性能与好的随机LDPC码几乎相同。     

基于偏移量周期填充的 QC-LDPC 码构造方法

准循环低密度奇偶校验卷积 (QC-LDPC-C: Quasi-Cyclic Low Density Parity-Check Convolutional)码其校验 矩阵的构造需避免 4 环,且不考虑结构特点的直接构造会使构造的计算复杂度呈指数增长。为此,提出 QC-LDPC-C码的基于子矩阵偏移量周期性填充的构造方法。该方法利用基校验矩阵的周期性,首先填充基校 验矩阵中确定的子矩阵部分,以实现快速编码,而后在基校验矩阵的随机子矩阵的构造中采用子矩阵偏移量的 优化选择,使每次位置选择并周期性填充后获得的矩阵能满足无 4 环的扩展矩阵结构,得到扩展后无4 环的基 校验矩阵,从而令扩展后的校验矩阵的围长至少为 6。将具有不同参数的 LDPC-C 码与基于该方法构造的 QC-LDPC-C码进行测试和比较,实验结果表明,后者可获得较好的译码性能,同时编译码复杂度较低。     

基于循环差族构造的高码率低密度校验码短码

为了降低编码复杂度,基于组合数学的方法构造出一类高码率低密度校验(LDPC)码短码。该方法由循环差族构造出一类参数λ为1的平衡非完全块设计(BIBD),再基于这些BIBD构造LDPC码。构造出的LDPC码具有准循环特性,因此编码复杂度低。码字的Tanner图中没有长度为4的环路,在采用置信度传播译码时具有很好的译码性能。仿真结果表明:基于循环差族构造出的LDPC码具有与随机构造的LDPC码相当的性能。构造出的码字适用于手持数字视频广播系统。     

基于循环差族构造的高码率低密度校验码短码

为了降低编码的复杂度,基于组合数学的方法构造出一类高码率低密度校验(LDPC)码短码。该方法由循环差族构造出一类参数λ为1的平衡非完全块设计(BIBD),再基于这些BIBD构造LDPC码。构造出的LDPC码具有准循环特性,因此编码复杂度低。码字的Tanner图中没有长度为4的环路,在采用置信度传播译码时具有很好的译码性能。仿真结果表明:基于循环差族构造出的LDPC码具有与随机构造的LDPC码相当的性能。构造出的码字适用于手持数字视频广播系统。     

八环拉丁方LDLC校验矩阵的构造算法

低密度格码(lLDLC)是一种新的能够达到信道容量的格型编码方案。本文介绍了格码和低密度格码的基本理论,提出了一种新的构造八环拉丁方LDLC奇偶校验矩阵的算法。在八环构造算法中,首先利用排列矩阵生成一个六环的矩阵;然后通过邻接矩阵的相关理论来检测和消除该矩阵中所有的六环,最终获得一个最小围长为8的校验矩阵。仿真结果表明,在相同码参数条件下,本文构造算法与现有的六环构造方法相比具有更低的误符号率(SER)性能。