10级流水线双精度浮点乘法器的设计

提出了一种基于IEEE754标准的双精度浮点乘法器的流水线设计方法. 该方法面向32bit数据通路的数字信号处理器,每个64bit双精度浮点操作数划分为2个32bit数据, 采用32bit×32bit无符号阵列乘法器实现有效数的相乘,并通过控制部分积与其选择信号在流水线中的同步传递,用1个66bit加法器实现了4个部分积的相加. 采用提出的舍入方法完成了有效数的舍入. 整个双精度浮点乘法器的设计分为10级流水线. 硬件仿真验证了该方法的正确性和有效性.     

基于AXI总线的DMA控制器的设计与实现

为提高直接内存存取（direct memory access,DMA）控制器数据传输效率,满足第三代移动通信终端基带芯片的实际应用,提出了一种基于高级扩展接口(advanced extensible interface,AXI)总线实现DMA控制器的专用集成电路(application specific integrated circuit,ASIC)硬件实现方法。在用硬件描述语言（Verilong HDL）实现整个设计的基础上,运用编译仿真工具进行了功能仿真,利用综合工具SYNOPSYS的Design Compiler对其综合。经过现场可编程门阵列（fieldprogrammable gate array,FPGA）验证,确保该控制器可以作为一个独立的知识产权(intellectual property,IP)核嵌入到ASIC系统中,该设计已成功运用于TD-LTE终端基带芯片中。     

基于事件驱动的数字逻辑功能仿真工具

本文介绍了现代专用集成电路(ASIC)芯片的设计流程、详细讨论了对Verilog HDL所描述的数字电路网表进行逻辑功能仿真工具LGS的开发过程.主要包括分层建模、事件驱动算法和具体实现中的一些技术问题.也论述了面向对象技术及C 在EDA(Electronic Design Automation)工具开发中的应用.最后给出一个LGS应用于乘法器电路设计的仿真验证示例.     

基于TSV的3D IC层次化物理实现技术

随着集成电路特征尺寸逼近物理极限,硅通孔（TSV）实现层间互连的三维集成电路（3D IC）成为延续摩尔定律的一种趋势.但现有集成电路设计工具、工艺库、设计方法尚不成熟,难以实现三维集成中超大尺寸基板芯片的时序收敛问题.为此,本文提出了一种利用现有传统的EDA工具完成基于TSV的3D IC物理设计的流程.首先,用热应力模型将三维硅通孔投影成二维阻挡层,从而将三维集成电路设计转化成若干含阻挡层的二维集成电路分别实现;其次,针对超大尺寸基板芯片的时序收敛困难问题,提出了一种标准单元布局方法,通过在版图中划定若干固定放置区用于限定关键时序单元的摆放,并迭代确定这些关键单元在固定放置区中的位置,实现大尺寸芯片的时序收敛.基于所提出的三维集成电路设计流程完成了一款三维集成的网络路由芯片基板芯片的设计,结果表明,相比传统的设计流程,提出的3D IC物理设计流程可使超大尺寸基板芯片从时序无法收敛优化到可收敛并满足时序要求,验证了所提出的3D IC物理设计流程的可行性.     

采用Karatsuba算法在FPGA上实现双精度浮点乘法

双精度浮点运算广泛应用于数值计算和信号处理中,在IEEE754标准中实现两个双精度浮点乘法需要一个53 bit×53 bit的尾数乘法器,这样的一个乘法器若采用FPGA实现需要大量的硬件资源。将Karatsuba算法应用于浮点运算器中,采用FPGA实现了一个浮点乘法器,与传统方法相比该乘法器占用硬件资源较少。     

有限域上的通用乘法器设计

以GF（2^8）域为例，给出了基于正则基的一种通用串行乘法器的设计方法，该设计原理可适用于任何有限域上的通用串行乘法器设计。     

RSA加密中基于二次Booth编码的Montgomery乘法器

研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。 通过SMIC 0.13μm工艺实现的阶64, 128和256的128 bit和256 bit的Booth大数乘法器, 分别在160 MHz和125 MHz的频率下实现模乘运算。 实验结果表明, 阶64, 128和256的Booth乘法器在速度上性能一致, 但随着阶的增加, 由于预计算和产生部分积的复杂度上升, 乘法器的面积将增加。     

Digger:采用新路径记录方法的fuzzing工具

fuzzing和混合执行是二进制代码分析和测试领域的两个重要技术.为了探索结合这两种技术的潜力,并找到代码中的深层缺陷,本文提出了一种新的路径记录方法,以推进混合执行来辅助fuzzing,并在工具Digger中实现了该方法,Digger能够分析测试接收文件输入或使用额外参数的目标程序.在实际应用程序（如coreutils,catdvi等）上评估了Digger,结果表明,通过使用新的路径记录方法,相比现有成熟工具Driller,Digger能够达到更高的代码覆盖率并找到更多的缺陷.      

面向片上互连的低功耗CNRZ5 125 Gb/s高速SerDes发射机

为解决高性能CPU、GPU、AI等高端芯片的片上互联（D2D）带宽低、引脚效率不高的问题,设计了一款面向超短距离传输（USR）的低功耗、高引脚效率的125 Gb/s发射机。为提高引脚效率,该电路采用相关非归零编码（CNRZ）技术;为降低发射机功耗,采用一种预编码的电压模驱动（SST）技术;为解决传统电路两级2∶1 MUX功耗大的问题,采用CMOS的4∶1 MUX。该发射机采用CMOS 28 nm工艺设计,0.9 V电压供电。仿真结果表明,基于CNRZ技术的发射机工作在125 Gb/s时,输出信号最小眼宽可达0.41 UI（1 UI=40 ps）,系统功耗为1.1 pJ/bit,引脚效率由5 bit/10 wire提高到5 bit/6 wire。     

LTE中基于ASIC速率匹配算法的并行设计

本文给出一种基于ASIC的LTE速率匹配并行设计方案。速率匹配是LTE物理层比特级处理流程中重要的一步,LTE的高峰值速率要求其并行处理。已有的并行设计方案需要用到大量的小容量RAM,用于ASIC时会增加片上存储的面积。本文深入分析速率匹配算法的特性,通过优化设计,只用了少量的RAM实现了8bit并行处理。在Synopsys VCS平台仿真并用Synopsys DC工具综合,结果表明本方案性能达到要求,而存储面积相比现有方案[5]大概只有其15%。     

应用流水线技术设计DDS专用集成电路

文中将流水线技术应用于DDS专用集成电路的设计中 ,从而显著地提高了DDS系统的工作速度 ,在文中给出了一个设计实例。     

MIPS的流水线技术和基于流水线的乘法器设计

在Booth算法的基础上，结合微处理器中流水线的结构，提出了1种改进的Booth乘法器，以适合全定制版的设计，有效地减小版图的面积、简化了电路的设计，并降低了芯片的功耗。     

基于Cosim交换机芯片仿真系统设计

由于现有的仿真器对软硬件的协同开发支持不足,不能有效衔接软硬件割裂的开发环境。Cosim仿真系统是建立在TCP/IP socket通信的server/client上的应用程序。Cosim仿真系统的设计结合C语言,Verilog,Linux操作系统相关知识建立了一个基于软件平台的交换机芯片仿真系统。实现了对交换机系统中数据包路由信息和ASIC通信的系统仿真。     

An asynchronous 32×8-bit multiplier based on LDCVSPG logic

An asynchronous high-speed pipelined 32×8-bit array multiplier based on latched differential cascode voltage switch with pass-gate (LDCVSPG) logic is presented. The multiplier is based on 4-phase dual-rail protocol. HSPICE analysis using device parameters of Central Semiconductor Manufacturing Corporation (CSMC’s) 0.6 μm CMOS technology is also given, and the result shows that the average data throughput of the multiplier is 375 MHz. Biography: ZHONG Xiongguang(1976–), male, Ph.D. candidate,research direction: asynchronous processor design,SoC design methodology.     

ASIC仿真加速系统编译优化策略研究

随着微处理器设计技术的发展,基于硬件仿真加速器的系统验证已成为业内公认的最有效的系统验证方法,而系统仿真频率是硬件仿真加速器验证系统最重要的性能指标之一．本文以某款国产高性能通用微处理器FT-xx在ASIC仿真加速平台上的系统仿真加速为工程背景,通过调整编译选项、分析编译结果展开研究．首先分析了ASIC硬件仿真加速的加速原理,然后重点研究了逻辑资源数量、通用寄存器类型设计映射方式、特殊寄存器类型设计映射方式对系统仿真频率的影响．研究结果表明,当待验证设计的规模一定时,ASIC仿真器的逻辑资源并非越多越好、memorysize值的选取存在一个较佳范围、对于某些特殊的寄存器采用强制映射能极大地提高系统仿真频率．     

一种面向图像匹配算法的高性能专用集成电路设计

介绍了一种面向图像匹配算法的专用硬件集成电路(ASIC),这种专用ASIC电路结构简单、易于级连、易于流水,特别适合嵌入式实时图像匹配.     

我国信息产业与经济增长的关系研究

依据我国1997年(124部门)、2002年(122部门)和2007年(135部门)的投入产出基本表,先比较分析信息产业与其他产业的总产出增长趋势,再分析信息部门和其他部门之间的产业关联关系,并通过乘数效应分析了各产业、各主要行业以及信息产业内部的感应度和带动度;研究结果表明,我国目前的经济增长主要得益于计算机制造业,电子及通讯设备制造业,机械制造业等,与国外的发展趋势相似;政府应该继续制定积极的信息产业发展政策,促进我国经济持续健康高速发展。