100Gb/s在线网络安全处理器的10Gb/sIP核

为解决高速网络中的信息安全问题,设计实现了一种用于100Gb/s在线网络安全处理器中的单通道10Gb/s在线网络安全处理IP核,并在65nm CMOS工艺下流片验证。提出了基于中断的二级缓冲高速数据包收发机制,实现对可变长度数据包的均衡分配;通过改进交叉开关中的iSLIP调度算法,片上资源利用率达到86.6%;提出了一种快速低功耗数据库查找方法,查表速率达到11.9Gb/s。芯片集成了单通道10Gb/s高速串口、16个IPSec AH协议处理模块和16个HMAC-SHA-1认证算法模块及控制器,面积为2.4mm×3.1mm,规模为370万门。在自主设计的测试平台上的测试结果表明:单通道10Gb/s高速串口在10Gb/s传输速率及PRBS 27-1前提下,误码率达到10-13;IPSec协议处理与密码算法组成的异质多核部分在200MHz工作频率下,AH协议传输模式下的数据吞吐率满足设计要求。     

数字通信四次群分接器的研制

文章介绍了符合ITU－TG.755建议的四次群分接器设计方案及其工程实现。分接器采用并行处理方式，高速ECL器件与EPLD器件结合，将四次群信号（139.264Mb/s)分路成三路三次群信号（44.734Mb/s)。实际使用表明，该分接器工作可靠，经济成本低。     

1553B总线和CAN总线信息转换技术中的异步FIFO设计

分析了如何在FPGA中设计一个可靠性较高的异步FIFO实现高速4 Mb/s的1553B总线和1 Mb/s的CAN总线互连转换.介绍了格雷码作为异步FIFO读写指针的方法,并详细给出了降低亚稳态发生概率的措施.该异步FIFO满足系统实时性要求.     

符合EHCI的USB2.0主机控制器IP核设计与实现

介绍了一种基于USB2.0协议,选用Wishbone总线接口的主机端控制器IP核的设计与实现.该设计以EHCI作为软硬件接口划分,支持高速(480 Mb/s)的数据传输,实现了DMA的自主控制、事务的动态调度以及数据跨时钟域的合理开销,达到减少SoC平台处理器的I/O负荷、提高传输效率与系统性能的设计目标;USBIP核的设计与系统软件开发同步进行,有效地验证了硬件功能,最终经FPGA平台与ASIC实现测试达到协议标准,可作为一个通用IP核系统集成.     

IP-PCA H.323模块设计

IP-PEA(protocol convener A)是一个协议转换器,主要实现中国七号信令IP协议的转换。其会话协议使用H.323协议,本论文主要介绍H.323协议的呼叫处理流程,H.323模块实现的功能。     

数字通信四次群分接器的研制

文章介绍了符合ITU-TG.755建议的四次群分接器设计方案及其工程实现。分接器采用并行处理方式 ,高速ECL器件与EPLD器件结合 ,将四次群信号(139.264Mb/s)分路成三路三次群信号(44.734Mb/s)。实际使用表明 ,该分接器工作可靠 ,经济成本低。     

一种1.8 V 10/100 Mb/s以太网物理层发送电路

根据IEEE 802.3协议的指标要求,设计了一种采用0.18μm 1.8 V CMOS工艺的10/100 Mb/s以太网物理层发送电路.电路的实质是一个分辨率为5 bit,采样速率为125 MHz,上升下降时间为4 ns的电流驱动型数模转换器.芯片面积0.865 mm2,100 Mb/s时功耗为83.37 mW,10 Mb/s时功耗为109.6 mW.     

信令分析设备无源高阻适配器的设计

信令分析仪采用高阻抗跨接方式接入承载信令链路的2 048 kbit/s接口电路,可以保证信令仪在长距离监视设备中准确无误地接收到2个方向的信息,而且不影响链路的正常工作.给出了无源高阻适配器的设计方案,并在理论与实际上分析验证了其可行性,有助于从事程控交换的工作者形成可操作的数学模型.     

RS485高速数据传输协议的设计与实现

为实现远距离的高速基带信号传输,该文设计了一种以RS485标准为物理层基础,在现场可编程门阵列(FPGA)平台上实现的数据传输协议.该协议利用串行信号的跳变沿作为高速时钟检测的起点实现位同步,可以有效地解决信号码间干扰问题;利用8B/10B编码实现帧同步,可以保证位同步的准确性和帧同步控制字符的可靠性.该文利用FPGA平台对协议进行了实验测试,测试结果表明该协议可以实现220 m距离上的14.5 Mb/s的有效数据传输,为长距离的高速数据传输提供了可靠的实现方法.     

CDMA信令分析仪中MAP测试技术的研究

研究了CDMA信令分析仪中移动应用部分的测试技术。介绍了运用状态转移图进行测试的设计要点，详细分析了测试中用到的信令过程源文件和目标文件的结构，以及结合这些文件并辅以一定算法进行测试的具体开发过程。     

TD-SCDMA网络测试仪中SCCP协议解码及上层PDU获取方案

以TD-SCDMA网络测试仪的信令分析功能作为研究背景,介绍了3G协议栈中信令连接控制协议的基本概念、功能以及消息结构,并且在此基础上探讨了信令连接控制部分(SCCP)协议的解码以及针对实际数据的组装方法,目的是对网络测试仪中SCCP模块的软件实现提出解决方案。该协议位于协议栈的传输层,其分析思路和方法对研究传输层的其他协议具有指导和推广意义。     

TD-SCDMA网络测试仪中SCCP协议解码及上层PDU获取方案

以TD-SCDMA网络测试仪的信令分析功能作为研究背景,介绍了,3G协议栈中信令连接控制协议的基本概念、功能以及消息结构,并且在此基础上探讨了信令连接控制部分（SCCP）协议的解码以及针对实际数据的组装 方法,目的是对网络测试仪中SCCP模块的软件实现提出解决方案。该协议位于协议栈的传输层,其分析思路和 方法对研究传输层的其他协议具有指导和推广意义。     

信令分析设备无源高阻适配器的设计。

信令分析仪采用高阻抗跨接方式接入承载信令链路的2048kbit／s接口电路，可以保证信令仪在长距离监视设备中准确无误地接收到2个方向的信息，而且不影响链路的正常工作。给出了无源高阻适配器的设计方案，并在理论与实际上分析验证了其可行性，有助于从事程控交换的工作者形成可操作的数学模型。     

基于AMBA总线的雷达信号处理IP的设计与实现

针对实现片上雷达的关键技术--基于标准片内总线的IP设计与复用,研究并设计实现了符合AMBA2.0 AHB Lite协议的用于数字下变频和数字脉冲压缩处理雷达信号处理IP.介绍了IP的总体结构和各子模块的设计,并使用ARM Versatile平台进行了原型验证.验证结果表明,协议实现正确,可以在73.31μs和15.84μs内分别完成1024点和256点数字脉冲压缩,脉压结果以块浮点格式或32bit标准IEEE754浮点格式输出.该技术可用于快速构建高速雷达信号处理系统芯片.     

基于AMBA总线的雷达信号处理IP的设计与实现

针对实现片上雷达的关键技术———基于标准片内总线的IP设计与复用,研究并设计实现了符合AM-BA2.0 AHB Lite协议的用于数字下变频和数字脉冲压缩处理雷达信号处理IP.介绍了IP的总体结构和各子模块的设计,并使用ARM Versatile平台进行了原型验证.验证结果表明,协议实现正确,可以在73.31μs和15.84μs内分别完成1 024点和256点数字脉冲压缩,脉压结果以块浮点格式或32 bit标准IEEE754浮点格式输出.该技术可用于快速构建高速雷达信号处理系统芯片.     

基于GPRS网络的可靠数据传输的研究及其应用

介绍了通过GPRS无线网络在51单片机上实现TCP/IP协议进行点对点可靠的大数据量传输的方法。在设计中使用P89C51RD芯片和WAVECOMQ2403AGPRS模块,外扩32KB的RAM用于对TCP/IP数据包的缓存和1Mb的Flash用于对大数据的存储。     

基于ISP1581的任意波形发生器的设计

介绍了一种基于USB（Universal Serial Bus）2.0接口芯片ISP1581的任意波形发生器,它能快速,方便地产生所需波形,并且频率也可随意调节。介绍了在FPGA（Field Programmable Gate Array在线可编程逻辑器件）芯片的控制下,USB接口控制模块,FIFO（First In First Out先入先出缓冲器）模块,DSP（Digital Signal Processing数字信号处理）模块等各个模块协同工作的硬件设计,固件设计以及软件设计,并给出了仿真结果。结果显示,任意波形发生器能很好的产生正弦波、三角波、随机波和锯齿波,而且能达到100Mb/s左右的传送速率。     

28GHz射频解调器设计与实现

针对Ka频段的宽带信号解调给出了基于射频直接解调的高速解调器设计方案。通过六端口直接变频,以及FPGA的并行载波恢复、时钟同步、信道均衡实现Ka频段高速信号解调。测试结果表明,该方案在28 GHz实现了2 400 Mb/s高速信号解调,解调损失小于2 dB。     

基于GMPLS的SDH/SONET光网络控制平面研究

针对传统SDH/SONET网络存在的问题,提出基于通用多协议标记交换协议(GMPLS)的SDH/SONET网络控制,以实现光环路自动生成、更新与拆除.同时,分析了基于GMPLS的SDH/SONET光网络控制所涉及的两个关键问题--路由问题与信令问题,并提出了初步解决方案.最后,通过GLASS仿真软件,开发相应节点仿真模块,验证了系统的可行性.     

长线422高速传输中的收发模块设计

为了实现长线422的串行高速传输,设计了以FPGA为控制芯片,DS26C31和DS26C32为差分线路驱动器的长线422收发模块电路;并给出了FPGA内部通过严格控制时钟实现高速串行发送、串行接收单元的逻辑设计。经测试,该设计能实现45 m双绞长线,速率达10.3 Mb/s的稳定可靠传输。