用于IDDT测试的BIST测试向量生成器

检测CMOS电路中的开路故障通常需要使用测试向量对。内建自测试（BIST）作为一种有效的测试技术可以大大地降低测试开销。设计一种用于IDDT测试的BIST测试向量生成器,它随机产生跳变数为1-2的测试向量对。实验证明。它能以较少的测试向量对检测出比较多的故障。     

CMOS组合电路开路故障的BIST探讨

对CMOS组合电路开路故障的测试方法进行了探讨.一种方法通过对电路输出的跳变次数进行计数,然后与无故障电路输出的跳变次数的期望值进行比较,可以检测到所有的开路故障,对于有n个输入端的电路完成测试需要6×2n个测试向量.另一种方法基于种子存储的自适应BIST方法,该方法充分利用开路故障的特征,实例验证表明能够在3×2n+1个时钟周期内完成对CMOS组合电路开路故障的测试,它在不用修改被测电路网络的前提下可对多开路故障达到完全的测试.     

一种基于FDR的高测试质量测试压缩方法

FDR编码方法有效地降低了测试数据量,但其测试集中的无关位全部填充为0,平均每个测试向量检测的故障数目较少,测试质量较低.为了提高测试质量,并进一步提高测试数据压缩率,本文基于FDR方法提出了一种利用上一个测试向量的响应填充该测试向量中无关位的测试压缩方法.该填充方法提高了测试向量中无关位填充的随机性,从而提高了测试集的测试质量.提出方法的压缩效率与测试向量的顺序有关,基于最近邻居算法对测试集进行排序,降低了测试响应与下一个测试向量之间不相同的位数,对测试响应和测试向量差分处理后再进行FDR编码,从而降低了测试数据量.ISCAS’89电路中几个大电路的实验结果表明,与FDR相比该方法的测试质量平均提高了5.9%,测试数据压缩率平均提高了2.5%,而只需要增加一个异或门的硬件开销.     

一种克服工艺参数影响的IDDT方法

在瞬态电流测试中,即使是同一设计的芯片,由于制作工艺参数的不稳定性,在输入相同的测试向量对时,会产生不同的瞬态电流,这就可能减小故障电路和无故障电路瞬态电流的差别,导致不能对电路是否有故障做出正确的判断。参考稳态电流测试中克服工艺参数影响的方法,针对开路故障,提出了一种在瞬态电流测试中克服工艺参数影响的方法,并利用Pspice软件对这种方法进行了模拟实验。模拟结果证明,该方法是可行的。     

FAN算法在瞬态电流测试产生中的应用

在不考虑冒险的情况下，对于CMOS电路中的开路故障，探讨了利用FAN算法进行瞬态电流测试产生的可能性，定义了三种不同的D前沿，并将测试产生分为激活故障，使无故障电路和故障电路的瞬态电流差别最大化，减少旁路的影响三个部分，实验结果说明，在不考虑冒险的情况下，将FAN算法应用于瞬态电流测试产生是可行的。     

最小游程切换点标记编码压缩方法

针对集成电路所需测试数据量庞大、测试成本过高的问题,该文提出了最小游程切换点标记编码压缩方法,将原始测试数据压缩,达到减少测试成本的目的。该方法将测试集按若干向量分组编码,利用组内向量游程切换范围的重叠关系合并游程切换点,可以将组内所有测试向量的游程位置用一个向量表示出来,突破了传统编码压缩要用编码字后缀表示游程长度的限制,相较于传统编码压缩,极大地缩短了编码字。该方法解压规则简单,硬件开销小, ISCAS 89标准电路实验结果表明:该方案压缩效果优于其他几类编码压缩方案,可为测试数据量过大提供有效解决方法。     

基于最小集合覆盖求解方法的测试向量集约简

TetraMAX ATPG作为业界性能较优的自动测试向量生成工具，能够使用较短时间产生高故障覆盖率的测试向量集.本文通过对TetraMAX ATPG产生的初始测试向量集进行建模，提出了基于最小集合覆盖求解方法的最小完备测试集生成方法，利用这一算法可以在保证测试向量集故障覆盖率不变的基础上有效地缩减测试集规模，从而降低电路测试成本.实验结果表明该方法对于固定故障类型和静态电路故障类型均具有良好的约简效果.     

端标记交替-连续编码测试数据压缩技术

为了提高测试数据压缩率,根据预先计算测试集的特点,文章提出了一种测试位重组算法和端标记交替一连续编码方案.采用一种算法对测试集所有模式的测试位进行重排,以便把模式中零散的0或1集中到测试模式的一端,增加长游程的长度,减少短游程的存在;采用码字重用对模式中的交替块、连续块和端连续块分别进行编码;通过给出的译码电路和实验结果,表明了本文编码压缩技术不仅获得很高的数据压缩率,还降低了测试功耗.     

基于紧致遗传算法的N次检测测试集压缩

N次检测是一种新兴的面向缺陷的集成电路生产测试技术,它通过对故障的多次测试来提高对电路缺陷的测试覆盖率.N次检测技术所面临的主要困难是其所需测试矢量数目过多,导致测试时间长,成本高.为此,提出一种基于紧致遗传算法的N次检测测试集压缩方法,可以有效降低计算花费,非常适合处理测试矢量规模较大的N次检测的测试集压缩问题.实验表明,该方法能够在有效的时间内得到更小的测试集.     

一种基于IFDR改进的测试激励数据压缩方法

通过改进IFDR码,提出一种基于游程相等编码的改进FDR(ERFDR)方法.首先,该方法不仅能同时对原测试集的0游程和1游程进行编码,而且,当相邻游程相等时还可以用较短的码字来代替,从而进一步提高了压缩率.其次,还提出针对该压缩方法的测试集无关位填充算法,增强提出方法的压缩效果.实验结果表明,与FDR,EFDR,IFDR和ERLC相比较,本文提出的方法获得了更高的压缩率,降低了测试费用.     

基于故障树的模糊故障诊断方法

随着电－气、电－液控制系统在工程车辆上的广泛运用,解决其控制电路的故障诊断日趋重要,虽然采用数字电路及其应用主流,但仍有大量模拟电路正在使用中,探讨其有效的故障诊断方法有实际意义,考虑到故障诊断方法及检测效果的差别,提出一种结合故障树与模糊诊断的新方法,通过分析故障树结构,提取征兆集和故障集,利用权矩阵得出故障隶属度输出,根据判断法则确定某工程车辆模拟控制电路的故障位置,提供了维修人员所需的诊断参考数据,并给出诊断流程图,由实际维修经验可知此方法较以往单一检测更为有效。     

组合电路内部故障及多故障测试

给出了用一阶布尔差分法的扩展来求组合电路内部单故障测试集的方法；同时也讨论了如何用高阶布尔差分法来求组合电路的多故障测试集，进而给出了求组合电路双重故障测试集的４个公式，并结合具体电路阐述求解相应的故障测试集的过程     

同步时序电路故障可测性研究

对不可测故障进行测试产生是影响时序电路测试产生效率的一个重要因素。提出了一种基于简化可控性计算的识别时序电路中不可测故障的算法，运用该算法无须搜索便于识别出时序电路中相当一部分不可测故障。针对ISCAS89电路的实验结果也验证了其有效性。     

降低系统芯片测试时间的芯核联合测试方案

引入扩展的模式游程(x PRL)编码技术,通过无关位的动态传播策略以提高测试数据压缩效率.在此基础上,将系统芯片的多个芯核测试集联合为单一的测试数据流,用x PRL编码技术实施压缩,提出一种可重配置的串行扫描链结构,实现多核测试模式的联合应用.对嵌入6个大的ISCAS’89基准电路的样本系统芯片（SoC）应用建议的联合测试方案.结果表明,与传统芯核测试集独立压缩与应用技术相比,该方案不仅提高了测试数据的压缩性能,而且减少了扫描测试中的冗余移位和捕获周期,从而有效降低了SoC的测试应用时间.     

一款通用CPU的存储器内建自测试设计

存储器内建自测试（memory built-in self-test,MBIST)是一种有效的测试嵌入式存储器的方法，在一款通用CPU芯片的可测性设计（design-for-testability,DFT)中，MBIST作为cache和TLB在存储器测试解决方案被采用，以简化对布局分散，大小不同的双端口SRAM的测试。5个独立的BIST控制器在同一外部信号BistMode的控制下并行工作，测试结果由扫描链输出，使得测试时间和芯片引脚开销都降到最小，所采用的march13n算法胡保了对固定型故障，跳变故障，地址译码故障和读写电路的开路故障均达到100%的故障覆盖率。     

A New Method for the Detections of Multiple Faults Using Binary Decision Diagrams

With the complexity of integrated circuits is continually increasing, a local defect in circuits may cause multiple faults. The behavior of a digital circuit with a multiple fault may significantly differ from that of a single fault. A new method for the detection of multiple faults in digital circuits is presented in this paper, the method is based on binary decision diagram （BDD）. First of all, the BDDs for the normal circuit and faulty circuit are built respectively. Secondly, a test BDD is obtained by the XOR operation of the BDDs corresponds to normal circuit and faulty circuit. In the test BDD, each input assignment that leads to the leaf node labeled 1 is a test vector of multiple faults. Therefore, the test set of multiple faults is generated by searching for the type of input assignments in the test BDD. Experimental results on some digital circuits show the feasibility of the approach presented in this paper.     

面向变异分析的协议安全测试方法

在基于构造类别代数的协议描述上引入变异分析方法,由此提出了一种基于错误模型的协议安全测试方法.通过设计针对构造类别代数的变异算子,限制了协议中的错误集合;应用变异算子生成变异体集合,并消除其中的等价变异体;基于变异体构造安全测试例.同比研究表明,采用基于错误模型的变异分析方法,可以有效解决协议安全测试中忽视协议数据流处理过程、错误集合无限和缺少结果判断机制等问题,限定协议可能存在的错误集合,有利于测试的量化和评估,能够更有针对性地进行测试例构造和测试结果判断,提高测试能力.     

非齐次泊松过程类软件可靠性增长模型

现有的基于故障覆盖率的软件可靠性增长模型多是只考虑了累计故障覆盖率 ,没有描述每个测试用例能够获得的故障覆盖率 .为了使软件可靠性增长模型能更好地刻画软件的测试过程 ,建立了两个基于故障覆盖率的非齐次泊松过程类软件可靠性增长模型 .第一个模型假设每个测试用例有相同的故障检测能力 ,能获得相同的故障覆盖率 ;第二个模型考虑了越晚检测到的故障其被检测到的概率越低的特点 ,模型假设每个测试用例的故障检测能力与其出现的次序相关 .利用一组公开发表的软件失效数据对这两个模型进行了验证 ,结果表明这两个模型在这组失效数据上均能得到较好的拟合效果 .