基于△V_(GS)权重的CMOS恒压源

针对全CM O S结构制作恒压源方法中存在的功耗过大问题,提出了一种利用CM O S亚阈值特性的恒压源制作方案。该电路基于NM O S和PM O S处于饱和区工作时,两者的栅源电压随温度变化权重不同的原理,将其作相关运算,得到温度系数极低的恒压输出。基于M O S管亚阈值特性产生的电路模块中的偏置电流很小,导致功耗仅50μW。采用中芯国际0.18μm数模混合工艺制造了该电压源结构,测试结果显示,在21~110℃的温度范围内,电路的温度系数达到了2.5×1-0 5/℃。当电源电压达到1.4 V以上时,电路就可以正常工作,且其电源电压抑止比为-57 dB。     

能量回收的数据通道设计

基于绝热计算原理的能量回收电路是克服数字电路功耗CV2壁垒的有效途径,非绝热损失是能量回收电路的主要功耗来源,该文提出的IERL(ImprovedEnergyRecoveryLogic)电路以小电容节点的非绝热操作使大电容输出节点通过CMOS支路进行充电和回收,减少了输出节点的非绝热损失。采用IERL结构设计的反相器链和全加器电路经过了HSPICE验证,说明IERL电路能够实现复杂的逻辑运算和多级流水线操作,同时将电路的功耗与CMOS电路、PAL电路进行了比较,在10MHz和100MHz频率下,其功耗损失仅为CMOS电路和PAL电路功耗的35%和45%。     

极低电源电压和极低功耗的亚阈值SRAM存储单元设计

提出一款可以工作在极低电源电压条件下,功耗极低的亚阈值SRAM存储单元.为使本设计在极低电源电压(200 mV)条件下依然能够保持足够的鲁棒性,采用差分读出方式和可配置的操作模式.为极大限度地降低电路功耗,采用自适应泄漏电流切断机制,该机制在不提高动态功耗与不增加性能损失的前提下,可同时降低动态操作(读/写操作)和静态操作时的泄漏电流.基于IBM 130 nm工艺,实现了一款256×32 bit大小的存储阵列.测试结果表明,该存储阵列可以在200 mV电源电压条件下正常工作,功耗(包括动态功耗和静态功耗)仅0.13μW,为常规六管存储单元功耗的1.16%.     

NMOS管交叉耦合的能量回收电路设计

对NMOS(N-metal oxide semiconductor)管交叉耦合逻辑(NMOS-transistor cross coupling logic,NCCL)的能量回收电路进行了研究,PMOS(P-metal oxide semiconductor)管作为输入管来降低纳米CMOS工艺中栅氧化层上的漏电流以减小功耗;在此基础上实现了绝热JK触发器电路.在90nm CMOS BSIM3工艺模型下,用HSPICE对NCCL反相器及其JK触发器进行了模拟分析,结果表明NCCL反相器的工作频率可达到1GHz;与ECRL(efficient charge recovery logic)反相器相比,当负载电容、时钟频率和电源电压中某一参数变化时,NCCL的功耗都出现不同程度的降低;在相同的工作条件下NCCL JK触发器的功耗约为ECRL的50%.     

一种基于位线电荷循环的低功耗SRAM阵列设计

为了降低静态随机存储器(SRAM)的动态功耗,提出一种基于位线电荷循环的读写辅助电路的SRAM阵列.与传统设计性比,辅助电路中转和保存了在读写操作中本该被直接泄放掉的位线电荷,并重新用于下一个周期的位线充电.提出的SRAM存储器采用标准14 nm FinFET spice模型搭建,电源供电电压为0.8 V.仿真结果表明...     

低噪声CMOS电荷灵敏前置放大器

为了满足辐射探测器的读出密度要求,完成了低噪声CM O S专用集成电荷灵敏前置放大器的设计和测试。采用0.6μm CM O S工艺,电路面积为260μm×210μm,功耗为15.9mW,比传统的电荷灵敏前放的电路密度至少提高了3个数量级。测量得到的噪声结果为:在成形时间为1μs时,零电容噪声为1 377.1 e,电容噪声斜率为43.7 e/pF。噪声的实测结果和理论分析比较吻合,间接测量了使用工艺NM O S的1/f噪声系数,为低噪声设计提供了参考依据。     

一种使用浮动电源线嵌入式超低功耗SRAM的设计

为了解决存储单元的亚阈值泄漏电流问题,分析了在深亚微米下静态随机存储器(SRAM)6-T存储单元静态功耗产生的原因,提出了一种可以有效减小SRAM静态功耗浮动电源线的结构,并分析在此结构下最小与最优的单元数据保持电压;最后设计出SRAM的一款适用于此结构的高速低功耗灵敏放大器电路.仿真测试表明,使用浮动结构的SRAM的静态功耗较正常结构SRAM的静态功耗大大减小.     

一种低功耗CMOS LNA优化设计方法

基于SMIC 0.18 CMOS工艺,设计了一个工作频率为5.8 GHz的差分低噪声放大器。针对低功耗电路的设计要求,通过在输入级增加电容实现了限定功耗下的输入和噪声同时匹配。仿真结果表明,设计的低噪声放大器具有良好的综合性能指标。增益为22.47 d B,噪声系数为1.167 d B,输入反射系数(S11)、输出反射系数(S22)、反向隔离度(S12)分别为-24.74 d B、-17.37 d B、-31.52 d B。在1.5 V电源电压下,功耗为17.3 m W。     

用于高速网络安全协处理器的抗功耗攻击AES算法引擎设计

为提高密码算法芯片抵抗侧信道攻击,尤其是功耗攻击技术的能力,针对一款用于高速网络安全协处理器中的AES(高级加密标准)算法引擎,采用了软件级数据掩模方法进行了抗功耗攻击的电路设计。该设计中的AES算法引擎的原始模块是一种加解密共用S-box的结构,采用2种完全不同的方法实现了抗功耗攻击电路:一种采用SRAM(static random access memory)方式来实现数据掩盖,另一种基于硬件复制方式。通过产生随机功耗或虚假功耗以掩盖实际功耗与加解密数据运算之间的关系。使用功耗仿真软件PrimePower进行仿真的结果表明,未加保护的电路在1 000条功耗曲线内就可以被攻破,采用了本设计的电路可以抵抗10 000条以上的功耗曲线,可见AES算法引擎的安全性有显著的提高。经FPGA(field programmable gate array)验证,证明本文提出的2种设计均是可行的。     

一种应用于低功耗SRAM的新型预充电策略(英文)

针对传统预充电技术在SRAM每次读操作前都要进行预充电的方式,提出了一种新型的SRAM间歇式预充电技术,即只在位线电压较低时才充电的策略.该技术在面积不变的前提下降低了SRAM的读功耗,并且成功应用于8 KB 4路组相连cache中.为了精确验证该技术,将cache中的tag部分21×128 bit SRAM阵列及外围电路,分别采用传统预充电技术和该预充电技术进行单独仿真.Hspice的仿真结果表明,在SMIC0.18μm工艺下,工作频率为250 MHz,电源电压为1.8 V时,该技术在连续读操作过程中可以在保证读出结果正确的前提下,比传统方式节省大约24.4%的读功耗.