基于遗传算法的分割可测试设计

基于遗传算法,建立了片上系统芯片(SOC)的图模型,对逻辑级的SOC结构进行精确量化;然后,对模型应用遗传算法进行分析,得到了电路的理想分割结果;最后,基于分割结果,实现一颗SOC的可测试设计(DFT).实验结果表明,在分割的均匀度与附加电路代价方面,该方法相比原有的DFT方法有显著的改进.     

Ethernet controller SoC design and its low-power DFT considerations

In this paper, an Ethernet controller SoC solution and its low power design for testability (DFT) for information appliances are presented. On a single chip, an enhanced one-cycle 8-bit micro controller unit (MCU), media access control (MAC) circuit and embedded memories such as static random access memory (SRAM), read only memory (ROM) and flash are all integrated together. In order to achieve high fault coverage, at the same time with low test power, different DFT techniques are adopted for different circuits: the scan circuit that reduces switching activity is implemented for digital logic circuits; BIST-based method is employed for the on-chip SRAM and ROM. According to the fault-modeling of embedded flash, we resort to a March-like method for flash built in self test (BIST). By all means above, the result shows that the fault coverage may reach 97%, and the SoC chip is implemented successfully by using 0.25 μm two-poly four-metal mixed signal complementary metal oxide semiconductor (CMOS) technology, the die area is 4.8×4.6 mm2. Test results show that the maximum throughput of Ethernet packets may reach 7 Mb · s⁻¹. Biography: ZHENG Zhaoxia (1975–), female,Ph.D. candidate, Lecturer, research direction: system one chip (SOC) integrated circuits design.     

布线约束下的低功耗扫描测试

分析了扫描测试过程中功耗产生的原因,研究了扫描触发器跳变对内部组合逻辑锥的影响,并对其进行建模,将计算得到的影响函数值作为扫描链重排序的依据.然后,基于扫描链结构的特殊性,分析了布线约束对扫描链重新排序的影响,并将布线约束简化,提出了一种同时兼顾低功耗和布线约束的算法.该算法不需要迭代,通过一次运行即可得到扫描链重排序的结果,在保证后端设计可行性的前提下,尽可能减少了高影响值扫描单元上的跳变次数,实现了对扫描测试功耗的优化.基于电路测试算例以及ISCAS89基准电路集中的电路s298和s5378,进行了仿真实验,结果表明:所提算法可以使扫描测试功耗降低12%,对故障覆盖率以及测试时间没有任何影响,而且不需要任何硬件开销,可应用于芯片的量产测试.     

高清晰度电视信道接收芯片的可测试性设计

高清晰度电视 ( HDTV)信道接收芯片 ( 8VSB)的测试策略主要包括全速全扫描的内部测试、片载内存的自检测 ( BIST)以及 IEEE1 1 49.1边界扫描测试 .该芯片总共有 2× 1 0 6个晶体管 ,集成有大量的片载内存 ,并在总体设计时间与实现成本上都有约束 ,给测试工作带来了额外的负担 .讨论了如何使用 DFT技术为该芯片提供高可靠性的测试 ,从实现结果来看 ,到达了芯片代工厂对测试向量总数与测试覆盖率的要求 ,满足了试流片的需要     

模拟退火算法在低功耗BIST中的应用

提出了应用模拟退火算法在一定长度的测度矢量集中寻找有效测试矢量的近似最优分组，在尽量减少面积开销的同时减少有效测试矢量的个数，并且通过置入种子的方法使LFSR产生近似最优分组的矢量，因此在保障故障盖主的前提下达到了降低测试功耗的目的。实验表明，采用此方法可降低测试功耗70％以上，而故障覆盖维持不变，此外，由于减少了测试矢量，测试时间也大为缩短，在实时系统中，减少测试时间尤为重要。     

一种有效降低扫描结构测试功耗的方法

提出了一种有效降低扫描测试功耗的设计方案.通过增加逻辑门结构来控制测试向量移入阶段扫描链上触发器翻转向组合逻辑电路的传播.同时,设计了时序优化算法以保持电路其他性能不发生大的改变.实验结果显示:通过采用ISCAS89基准测试程序进行分析,优化前无用动态功耗值约占总功耗的19.84%,优化后整体测试功耗降低约23%,有效地降低了无用动态功耗,并且此方案容易在已有的设计流程里实现.     

模拟及混合信号芯片的可测性设计

对现有模拟及混合信号芯片可测性设计方法从测试内容、测试信号传输路径、测试信号产生及检测方式等不同角度进行了分类和分析比较。研究指出，在测试内容方面，基于结构的方法由于可得到较高的故障覆盖率并容易对其进行量化计算，因此被认为是今后发展的主要方向；在测试信号传输路径方面，基于总线的方法具有较易实现标准化的优点；而在测试信号产生及检测方面，内建自测试可大大降低测试所需代价，因此有较大的研究应用前景．统一的低测试代价和高故障覆盖率的模拟及混合信号芯片可测性设计方法的产生对于芯片设计来说将是进一步发展的要求和保障．     

基于随机访问扫描的低功耗确定性测试方案

大规模高密度的集成电路在测试中面临着测试数据量大、测试时间长和测试功耗高的问题.为此提出了一种基于随机访问扫描(random access scan,RAS)的混合模式测试体系结构,该测试方法先通过自动测试模式生成一个确定测试集,再将确定测试集嵌入片上生成的测试序列中进行确定性测试.测试分两个阶段进行,第一阶段利用块固定折叠计数器生成的具有块固定特征的测试模式序列,测试电路中的大部分故障;第二阶段,通过位跳变方法生成确定测试模式,测试剩余的难测故障.在ISCAS-89基准电路上的实验结果表明,该方案不仅减少了测试存储量和测试时间,而且有效地降低了测试功耗.     

基于粒子群优化的混合动力汽车多目标能量管理策略

为了同时实现降低整车能耗和控制电池电量的能量管理目标,针对某功率分流式混合动力汽车,提出了基于粒子群优化(PSO)的多目标能量管理策略。该策略采用双层结构,内层采用考虑模式切换的等效燃油消耗最少策略(ECMS)对工作模式和工作点进行优化,实现降低整车能耗的目标;外层采用PSO对等效因子进行迭代优化,实现电池电量的控制目标。通过基于实车控制策略的整车仿真模型对优化效果进行了验证,结果表明,PSO与ECMS相结合的能量管理策略可实现降低整车能耗与控制电池电量的双重目标。     

SOC测试调度控制器设计

在对SOC测试时,SOC测试结构的核心部分是测试访问机制(TAM)和测试调度控制器.文中设计了一种新颖的基于测试总线的SOC测试调度控制器.用户通过上位机给控制器发出指令,使IP核处于不同的测试模式,提高了测试的灵活性.控制器可以通过对测试总线的配置实现多个IP核的并行测试,大大缩短测试时间.实验结果表明,该方案设计合理,可以高效地完成IP核的测试任务.     

故障攻击硬件仿真中低成本电路状态控制方法

为了解决基于FPGA的故障注入攻击仿真中,由于使用全扫描方法处理待测电路造成的逻辑资源消耗大的问题,提出一种用部分扫描电路实现电路状态完全可控的方法,即在任何时刻都可以改变电路中所有触发器的值,模拟故障注入攻击,进而在设计阶段对集成电路的安全性进行早期评估。将电路抽象为图,扩展平衡结构部分扫描测试方法,通过扫描触发器选择和触发器使能添加实现对所有触发器的同时控制。采用SAT可满足性算法,基于电路逻辑产生故障测试矢量集,实现故障注入仿真。结果表明,相较于全扫描电路,部分扫描方法以新增少量输入端口为代价,平均减少28.04%的扫描触发器,进而降低故障注入攻击硬件仿真的逻辑资源消耗。     

改进的扫描森林测试结构

为了降低可测试性设计的面积开销和布线难度,提出了扫描森林结构的重组策略;为了避免故障屏蔽,提出了基于电路结构信息的异或树构造策略。将以上策略应用于ISCA S89和ITC 99基准电路,其中电路s38584的叶结点数由1 318降低到120,被屏蔽故障数由1 376降低到0。实验结果表明:改进的扫描森林测试结构保持了原结构在降低测试时间、测试功耗和测试数据量方面的优势,同时降低了面积开销和布线难度,避免了故障屏蔽。     

一款通用CPU的存储器内建自测试设计

存储器内建自测试（memory built-in self-test,MBIST)是一种有效的测试嵌入式存储器的方法，在一款通用CPU芯片的可测性设计（design-for-testability,DFT)中，MBIST作为cache和TLB在存储器测试解决方案被采用，以简化对布局分散，大小不同的双端口SRAM的测试。5个独立的BIST控制器在同一外部信号BistMode的控制下并行工作，测试结果由扫描链输出，使得测试时间和芯片引脚开销都降到最小，所采用的march13n算法胡保了对固定型故障，跳变故障，地址译码故障和读写电路的开路故障均达到100%的故障覆盖率。     

Localizing Test Power Consumption for Scan Testing

IntroductionScan design makes test generation of the circuit be thatof a combinational one . However , scan testing needs toscanin values of all scanflip-flops for eachtest patternthatcan make the test application cost and test powerconsumption prohibitively high. Test data volumecorresponding to scan testing is also large compared withthat of a non-scan circuit . The circuit can be burn out iftest power consumptionis toolarge during test application.Test data volume is also very i mportant f…     

基于树莓派的房车电池管理系统研制

为解决目前房车使用中存在的电池、 用电器的管理问题, 设计了一种以 Raspberry Pi 3B+为主控制器的房车电源管理系统, 该系统包括车载蓄电池监测模块和用电器监测模块。 电池监测模块利用电池专用监测芯片DS2438, 对电池组温度、 电压等车载蓄电池信息进行检测并统一管理, 完成单体蓄电池状态显示和故障报警提示; 用电器监测模块利用 RN8209 芯片检测房车用电器的电功率并及时通过主控制器对电器进行智能化管理。通过测试表明, 系统能准确测定电池和用电器的相关信息, 具有一定的实用性。 同时针对传统的充放电状态(SOC: State Of Charge)预测困难的问题, 提出了一种修正安时积分法,充分考虑了电池在实际使用中存在容量差的问题, 经 Matlab 仿真结果表明该方法有较高的估算精度, 可用于 SOC 估算策略。     

模拟串口通信在配网无通道故障检测中的应用

分析总结了目前国内配电自动化技术的2种故障检测实现方式,即有通道和无通道的故障检测技术,讨论了其优缺点,在此基础上根据配电自动化技术的发展方向和趋势,提出了一种故障检测不需要通信系统参与的,基于配电线路故障电压检测的新型FTU装置实现方案。在此方案中,为实现在无后备蓄电池的情况下完成故障电压检测,采用PIC微功耗单片机和具有强大数据处理功能的DSP芯片构成双CPU系统．为实现双CPU之间的数据交换,首次采用DSP芯片的普通I／O口来模拟串口（UART）,从而实现与PIC单片机之间的异步串行通信．此新型FTU装置通过了静态和动态模拟实验及其它相关测试,满足设计要求     

基于MSP430控制的射频识别读写器设计

设计了一种基于单片机处理器的射频识别（RFID）便携式读写器的系统.采用当前先进的片上系统（System on Chip,SOC）,将外围电路尽可能地放置于SOC芯片内,利用软件实现了对射频标签信号的数字实时采集和控制功能,从而简化了传统的微控制器控制的RFID读写器所需的庞大硬件电路及其引入的额外误差,具有重要的实用价值,并且功耗和成本很低.     

Wrapper扫描链均衡与系统芯片测试调度的联合优化算法

提出用于均衡Wrapper扫描链的交换优化算法以及用于测试调度的局部最优算法,这两种算法依据测试总线空闲率（IBPTB）指标,可从IP层和系统顶层对系统芯片（SOC）测试时间实现联合优化,进而使SOC的测试时间大大降低.为了验证两种算法及其联合优化性能的有效性和可靠性,对基于ITC’02国际SOC基准电路进行了相关的验证试验.针对p93791基准电路中core6 IP核,交换优化算法能得到比经典BFD（best fit decreasing)算法更均衡的Wrapper扫描链,在最佳情况下最长Wrapper扫描链长度减少2.6%;针对d695基准电路,局部最优算法根据IP核的IBPTB指标,可使相应SOC的测试时间在最优时比经典整数线性规划(ILP)算法减少12.7%.     

基于分级存储并行运算的FFT处理器设计

研究了一种基于分级存储并行运算的改进快速傅里叶变换(FFT)处理器算法,通过减少对RAM存储器的读写次数降低功耗,采用并行运算方法减少数据处理时间.基于该算法以及改进的基-4蝶形单元设计了一款4096点FFT处理器.该处理器采用SMIC 0.18μm CMOS工艺设计实现,芯片核面积为9mm2,在slow工艺角条件下,版图后仿真最高时钟频率为192.3MHz,功耗为422mW@100MHz,最小处理时间为67.92μs.     

A vector inserting TPG for BIST design with low peak power consumption

A test pattem generator(TPG)which can highly reduce the peak power consumption during built-in self-test(BisT)application is proposed.The pmposed TPG,called Lppe-TPG,consists of a linear feedback shift register(LFSR)and some control circuits.A procedure is presented firstly to make compare vectors between pseudorandom test patterns by adding some circuits to the original LFSR and secondly to insert some vectors between two successive pseudorandom test patterns according to the ordinal selection of every two bits of the compare vector.Then the changes between any successive test patterns of the test set generated by the Lppe-TPG are not more than twice.This leads to a decrease of the weighted switching activity(WSA)of the circuit under test(CUT)and therefore a reduction of the power consumption.Experimental results based on some isCAS'85 benchmark circuits show that the peak power consumption has been reduced by 25.25% to 64.46%.Also.the effectiveness of our approach to reduce the total and average power consumption is kept,without losing stuck-at tault coverage.