利用FPGA IP核来提升雷达脉冲压缩的性能

数字脉冲压缩技术是提高雷达系统分辨率的重要途径,它能够有效地解决雷达的作用距离和距离分辨力之间的矛盾。在不降低雷达作用距离的前提下提高雷达的距离分辨力。而数字脉冲压缩设计中存在无数固有的障碍和两难取舍的东西,这都显著地影响着脉压系统实时性和精度的提高。而通过优化的FPGAIP核来设计不但可以有效的克服和回避这些困难,而且可以有效的提高脉冲压缩系统的性能。     

电离层数字测高仪中的脉冲压缩技术及其FPGA实现

使用现代雷达信号处理系统中广泛应用的数字脉冲压缩技术,在FPGA硬件平台上设计实现了电离层数字测高仪接收机模块中用于对13位巴克码进行解码的相关运算电路,解决了电离层数字测高仪中目标作用距离与距离分辨率之间的矛盾.实验结果表明:基于FPGA的相关运算电路处理速度快,精度高,实时性好,完全满足电离层数字测高仪对解码电路的性能指标和技术要求.     

一个高性能数字脉冲压缩系统的研制

研究采用通用数字信号处理器（ＤＳＰ）实现高性能、高精度的数字脉冲压缩系统。建立以通用ＤＳＰ芯片－ＴＭＳ３２０Ｃ３１为核心的硬件平台,通过编程实现傅叶变换和反傅里叶变换,采用频域快速卷积法实现脉冲压缩系统。提出了一种流水处理结构,设计并实现了一个高性能的数字脉冲压缩系统并讨论了实现中的关键问题,分析了该系统性能,给出了部分实验结果。得到了采用通用ＤＳＰ实现高精度、高性能的数字脉冲压缩系统的一种实现方     

时域数字脉冲压缩及其实现系统

本文分析了时域脉冲压缩原理及数字式脉冲压缩方法,介绍了一种专用型FIR芯片构成的数字式脉冲压缩器,并给出了试验结果.     

基于FPGA的数字正交变换信号的脉冲压缩

在现代雷达信号处理领域,实现高精度的数字信号脉冲压缩是一项关键技术.在进行时域脉冲压缩前,引入数字正交变换模块,提取I、Q基带信号,保证了较高的通道幅相一致性.对基带信号进行时域脉冲压缩,运算简便,实时性强,便于硬件实现.设计中采用Matlab和FPGA联合调试的方法,利用Matlab进行方案验证,采用Quartus Ⅱ软件进行方案实现,核心模块采用IP核实现,大大缩短了调试周期,并且提高了系统的稳定性.本系统具有运行速度快、功耗低、实现简单、实用性强等优点.     

基于FPGA的单脉冲雷达信号预处理系统设计与实现

由于单脉冲雷达信号预处理运算量大,算法结构比较固定,本文采用FPGA实现预处理系统,对三路中频进行采样,并将采样结果分别进行下变频得到基带数字信号.考虑到信号有多种模式,并且脉压所占用的资源较多,所以采用一个脉压模块完成三路信号不同模式的脉压处理.通过FPGA产生测试信号,将测试信号输入到ADC中,实现回环测试.将处理结果与仿真结果进行对比分析,二者一致,表明设计的系统合理可行.      

基于AMBA总线的雷达信号处理IP的设计与实现

针对实现片上雷达的关键技术--基于标准片内总线的IP设计与复用,研究并设计实现了符合AMBA2.0 AHB Lite协议的用于数字下变频和数字脉冲压缩处理雷达信号处理IP.介绍了IP的总体结构和各子模块的设计,并使用ARM Versatile平台进行了原型验证.验证结果表明,协议实现正确,可以在73.31μs和15.84μs内分别完成1024点和256点数字脉冲压缩,脉压结果以块浮点格式或32bit标准IEEE754浮点格式输出.该技术可用于快速构建高速雷达信号处理系统芯片.     

基于AMBA总线的雷达信号处理IP的设计与实现

针对实现片上雷达的关键技术———基于标准片内总线的IP设计与复用,研究并设计实现了符合AM-BA2.0 AHB Lite协议的用于数字下变频和数字脉冲压缩处理雷达信号处理IP.介绍了IP的总体结构和各子模块的设计,并使用ARM Versatile平台进行了原型验证.验证结果表明,协议实现正确,可以在73.31μs和15.84μs内分别完成1 024点和256点数字脉冲压缩,脉压结果以块浮点格式或32 bit标准IEEE754浮点格式输出.该技术可用于快速构建高速雷达信号处理系统芯片.     

基于FPGA的视频图像预处理系统的设计与实现

本设计基于Xilinx公司的Virtex-Ⅱ Pro30 FPGA开发板,并在ISE9.1中进行逻辑电路设计,并在ModelSim中进行仿真。本设计充分利用了FPGA内部的硬件资源,实现了视频图像处理算法的硬件架构。通过调试和验证,本文设计的图像处理系统能够很好的完成视频图像的处理。     

基于FPGA的数字下变频模块设计

雷达数字下变频模块电路的主要作用是对接收到的中频回波信号进行A/D变换,并进行数字下变频处理。数字下变频(DDC:Digital Down Convert)技术是将中频信号数字下变频至零中频,且使信号速率降至通用DSP器件能处理的速率的技术。本文介绍了一种基于FPGA的6通道数字下变频模块设计,接收6路中频模拟信号,经ADC进行模数变换后送至FPGA进行数字下变频处理,数字信号经光纤收发模块传输至信号处理单元。     

基于FPGA的SAR原始数据实时压缩系统设计与实现

文章讨论一种基于FPGA,并采用分块自适应量化(BAQ)算法的SAR原始数据实时压缩处理系统的设计方法,该设计可大大提高实时压缩处理系统的性能,降低数据率,突破卫星下传数据率的限制。BAQ模块内部采用4路并行处理的逻辑结构来计算数据块的统计特性;优化设计量化电平实时计算乘法器资源、量化比较逻辑结构;当I/Q两路采用多模块分时复用模型时,可使整个系统压缩处理能力成倍增加。通过测试表明,BAQ模块的最高运行速度可达到149 MHz,单个模块处理能力已达到1 Gbps以上,其中压缩比8/3时信号失真噪声比(SDNR)大于14 dB。     

基于 IP 核的嵌入式8051 VHDL设计及FPGA实现

通过IP核的重用和外围电路的VHDL设计，采用高层综合的方法设计出与MCS－51系列微处理器指令集完全兼容的8位嵌入式微处理器芯片并经过FPGA验证获得了满意的效果。该芯片的设计对于各川嵌入式系统（ES）和片上系统（SOC）的应用具有重要意义。     

基于FPGA数字系统设计的面积优化方法研究

讨论了基于FPGA进行数字系统设计过程中的面积优化方法.运用改进算法、优化VHDL语言编码、使用宏模块3种方法进行了面积优化,通过VHDL编程实例比较了优化前后的面积改善情况,并给出了相应的综合结果.结果表明,上述方法均可以有效减小数字系统的面积.     

LFM脉冲压缩雷达的移频干扰技术研究

脉冲压缩雷达能够同时提高雷达的作用距离和距离分辨率,在现代雷达中被广泛采用.由于线性调频脉冲压缩雷达的距离-多普勒频移之间存在强耦合现象,使其比常规雷达更易受移频干扰.对单假目标移频干扰、线性函数移频干扰和分段线性函数移频干扰进行了理论分析和Matlab仿真验证,并对各种干扰进行比较和分析.仿真实验证明了理论分析的正确性和有效性,在工程实践上提供了对抗脉冲压缩雷达的理论指导.     

基于FPGA的脉冲发生器波形模块设计

基于FPGA具有高速可编程且其集成度高,功耗低、性能优秀且价格低廉、稳定性好的优点,外加一个可编程延时芯片来设计一个高精度脉冲发生器波形模块。利用VerilogHDL编写模块,用QuartusII进行仿真验证。