候时抖动的分析及其抑制方法

本文计算了复接帧内信息位和控制位的比例与调整方向的关系,分析了准同步复接中所采用的正码速调整的候时抖动,最后给出了抑制抖动的几种方法。     

基于家庭基站移动通信系统的自适应时钟同步算法

家庭基站是安装在室内环境,面向家庭或企业用户的低功耗基站,它和宏基站一样需要全网时钟同步.家庭基站通过宽带城域网回传业务数据,借助该IP分组交换网实现家庭基站时钟同步是一种最有效的解决方案.然而,分组交换网络时延抖动会对同步精度造成很大影响.把时延抖动看成独立分布的噪声,以递推最小二乘(RLS)自适应滤波器模型滤除噪声,从而减小时延抖动对同步精度的影响.仿真结果表明,利用递推RLS自适应滤波器能使从时钟频率快速收敛于主时钟频率,且同步精度较高.同步精度满足家庭基站网络对同步精度的要求.     

FPGA同步设计及实现

介绍了FPGA设计中的同步设计技术及实现,给出了FFT运算实例,比较了采用FPGA同步设计前后FFT运算速度的不同,通过比较采用同步设计前后FFT运算速度的不同,可以看出合理采用FPGA同步设计技术可以大大提高系统工作频率.     

FPGA同步设计及实现

介绍了FPGA设计中的同步设计技术及实现,给出了FFT运算实例,比较了采用FPGA同步设计前后FFT运算速度的不同,通过比较采用同步设计前后FFT运算速度的不同,可以看出合理采用FPGA同步设计技术可以大大提高系统工作频率．     

SDH中准同步支路映射抖动的模拟计算及其结果

提出了模拟计算ＳＤＨ中准同步支路映射抖动的方法，给出了ＰＤＨ四次群信号映射抖动的模拟结果。     

基于全双工以太帧间隔的源同步时钟传输方法

提出在全双工以太物理层中,基于以太帧间隔（inter packet gap, IPG）的固定比特率业务同步时钟传输方法.该方法引入同步剩余时戳(synchronous residual time stamp, SRTS)算法,是一种不受以太分组流量影响的带外时钟传输方法.通过连分数展开分析恢复时钟的各阶抖动成分,给出基于以太帧间隔的同步剩余时戳算法的参数选择方法,并通过软件仿真和现场可编程门阵列(field programmable gate array, FPGA)硬件实验证明了其优良的同步性能.     

利用ATM网络承载MPEG-2业务

随着ATM技术和信源编码技术的成熟,使得视听业务的广泛应用成为可能.主要讨论了恒定比特率或可变比特率的MPEG-2网络上的传输而引出的适配层的选择、MPEG-2帧的封装、ATM业务类型以及时延与抖动的控制,接受方如何恢复时钟与实现帧同步等问题.     

以太网电路仿真技术的时钟同步研究

在数据业务膨胀的今天,实现电信级的电路仿真业务是MEF的目标.而时钟同步和时钟恢复则是电路仿真业务面临的主要技术挑战.本文简要介绍电路仿真业务的基本概念,详细的介绍了时钟同步问题,并对实现时钟同步给出了相关的办法.以达到更好地实现电路仿真业务.     

应用CMC-80机解决数字信号接收中的“位同步”

在数字通信中，如何能正确接收数字信号，最关键的是解决信号的同步问题。同步，包括位同步和字节的同步，不管那种电码，如何编码，位同步是共同的要求，特别是无启闭的均匀电码，位同步更为重要，而产生“位同步时钟”是解决位同步的核心。现应用微机采用自同步数字锁相式的方法，产生位同步脉冲，自动跟踪码元的变化，解决信号的位同步问题。再生出与原信号一致的新信号，在干扰的情况下，降低了误码率，提高了信号质量，特别是在强干扰时，更表现出它的优越性。     

射频拉远系统中的时钟同步技术

针对射频拉远系统中基带控制部分和射频拉远单元之间的时钟漂移问题,提出了一种利用锁相环进行时钟同步的技术.该技术利用锁相环的特点,通过跟踪时钟漂移并对时钟信号进行预补偿来达到抵消时钟漂移的目的.分析了漂移的产生和影响以及补偿方案的可行性,设计并制作了集成在一块4层印刷电路板中的时钟同步模块.测试结果表明:加入时钟同步模块的时钟信号频率稳定度可达到1×10-12,较之无同步模块提高了4个数量级;对于10,km和100,km单程光纤链路,该方案能达到同样的效果.可见,采用该技术可以在较大的动态范围内补偿时钟漂移,从而提高时钟信号的频率稳定度.     

一种8DPSK解调中新的全数字时钟,载波同步器

提出了和分析了一种８ＤＰＳＫ解调器中全数字判反馈时钟定时和载波相位同跳器，该同上不器误差检测的自噪声小，同步跟踪速度快，抖动小。文中分析了误差检测曲线及平均捕获时间等，并经计算机模拟。该同步器与解调器一起在ＤＳＰ芯片ＴＭＳ３２０Ｃ２５上实现。给出了模拟和测试结果。     

宽带ADC低抖动时钟驱动电路的分析与设计

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的结果相比较,推导的公式能较好地预测时钟驱动电路的时钟抖动.设计的时钟驱动电路达到了输入频率100 MHz、幅度为480 mV下时钟抖动仅为193 fs,可以应用于高性能模数转换器.     

CUC-S-FM2004数字调频同步广播系统

调频同步广播系统是仅使用一个频率，实现地域覆盖或高速路线性覆盖的调频传输系统。本文介绍了我们自主研发的一套采用全数字化立体声编码调制技术实现的CUC-S-FM2004数字调频同步广播系统。该系统采用了先进的DSP和DDS技术，可以很好的解决模拟FM调制无法解决的相邻发射机在相干区产生的相互干扰问题。     

高速数据采集系统时钟抖动研究

研究了数据采集系统时钟抖动、ADC量化噪声以及ADC微分非线性与信噪比的关系．通过合理的假设，利用自相关和功率谱密度的关系，推导出了信噪比与抖动和噪声的数学公式．并建立仿真模型，验证该公式．结果表明，在输入信号频率比较高的时候，信噪比以20dB／倍频下降，时钟抖动决定了20dB／倍频下降的起始位置．     

统计预测法与同步数字系列基群时钟同步恢复

同步数字系列 ( SDH)指针调整给支路时钟带来了幅度很大的低频抖动 ,一般的时钟同步恢复方法 (如简单的模拟或数字锁相环 )已无法将其滤除 ,为恢复 SDH中基群时钟同步 ,提出了一种新的全数字化方法——统计预测法。该方法通过对一个统计周期内欲平滑时钟与参考时钟的差异的统计 ,在下一个周期内预测出支路时钟。从该方法的原理、抖动性能的分析以及给出的计算仿真结果和实验测试结果可知 ,该方法可以有效地平滑由于指针调整和码速调整产生的很大的相位跃变 ,恢复的时钟抖动很小 ,有很好的抖动转移特性和很大的捕捉范围 ,且不需要锁相环 ,系统便于集成 ,有利于设备的小型化。     

群机系统环境下的时钟同步技术

提出了群体系统时钟同步的体系结构，介绍了群机系统环境下时钟同步的实现技术以及时钟同步系统的主要数据结构、时钟同步进程和服务进程的主要程序。     

时钟同步状态图

时钟同步问题是分布式系统中的核心技术之一. 研究了在异步通信网络环境中,采用连续的时间戳通信模型,并利用时钟精度差概念实现系统中各个计算机之间的时钟同步. 为有效评估系统中时钟同步的状态,提出了采用时钟精度差作为权值来构造时钟同步状态图,为时钟的研究提供了一个新思路,提高了时钟同步系统的精度.     

时钟同步、钟速同步的再讨论

运用Stokes定理,给出了坐标钟同步及钟速同步的充要条件,分别讨论了在有奇点和有奇环的情况下条件成立的时空区域,指出只要本文校钟方案可以实现,任意含有有限个奇点和不的时空都可以调整坐标及钟速同步,并以Vaidya时空为例,指出其中既可以调整坐标钟同步,又可以调整钟速同步。     

数控系统中多轴同步技术策略和实现

分析了数控系统中联动轴运行因控制操作中相位和频率不一致产生同误差的原因,提出用软件编程和针对硬件的措施来解决模型间操作同步的策略和方法,归纳了硬同步信号抗干扰设计的基本要点,并给出了一种有效的硬件同步编码,解码电路实例。     

YHFT-DSP外部同步存储器接口时序设计优化

针对YHFT-DSP外部同步存储器接口的时序问题,本文综合考虑工程实际、设计开销和实现自动化等因素,给出了封装延时差、单元延时和IO单元虚延时三种优化方法.芯片测试结果表明:基于时钟提前的IO单元虚延时方法能够高效地实现133 MHz时钟频率的外部同步存储器接口访问.