流水线纠错纠删RS译码器的设计和实现

在传统纠错RS译码器设计的基础上 ,采用分解的无逆B M (iBM )算法和三级流水线的电路结构 ,实现流水线纠错纠删RS译码器的设计 .该设计的特点是 :控制时序简单 ;电路实现简洁 ;纠错能力强 ,可纠错和纠删 ;译码速度高 ,数据吞吐率达到 1byte/时钟 ;采用VerilogHDL实现 ,可重复利用 .该设计应用于DVD数据纠错的实现中 ,达到系统的性能要求 .     

高速并行BCH译码器的VLSI设计

提出了一种用于光通信前向纠错码译码的高速并行二进制BCH(Bose-Chaudhuri-Hocquenheim)译码器的电路结构。同时提出了一种新颖的伴随式并行计算的结构,该结构面积小速度快。针对纠错位数为3的情况,基于直接求解的判决树算法,推导出一组易于硬件实现的无除法的错误位置判决多项式,该推导方法可用于纠错位数少于5的情况。基于提出的并行结构,在SIMC0.18μm的标准CMOS工艺下,实现了8位并行处理（4359,4320）BCH的译码器,结果表明在面积为0.31mm²时,时钟频率可以达到248MHz,是串行译码器数据吞吐量的8倍,而面积不到串行译码器的2倍。     

极小嵌入式系统中闪存转换层的设计与实现

为解决极小嵌入式系统中大数据量的存储问题,在对嵌入式设备广泛采用的NAND Flash的特点进行深入研究的基础上,设计了一种极小嵌入式设备NAND Flash存储系统的解决方案.说明了其系统分层结构和功能用途,详细阐述了闪存转换层中地址映射、纠错、坏块管理、磨损均衡及垃圾收集等算法的设计与实现,并在STM32微控制器上实现了NAND Flash的驱动和管理,验证了设计的可行性和有效性.     

适用于超高频RFID无源标签的AES算法实现

分析了用于高安全性应用的EPC Gen2电子标签对安全算法实现的约束,在此基础上提出了一种AES算法的低功耗硬件实现方案.该方案中采用了单S盒设计,使用同一个数据通路实现了加密和解密的流程,减小了硬件资源开销.仿真结果表明电路总的门数为4 952门,可以在204个时钟周期内完成128 bit数据的加密或解密,满足安全标签的设计需求.     

基于双音多频技术的智能报警系统设计

介绍一种基于双音多频技术的智能报警系统的设计与实现.给出了系统的总体结构、系统各部分的硬件组成以及系统主要算法的实现.硬件设计包括红外对射电路、双音多频电路和AT89C2051单片机电路的设计.软件部分给出了防雷击算法设计、短路报警设计和断路报警设计.测试结果表明,本系统具有良好的实时性、稳定性,可以获得良好的报警效果.     

高速列并行10位模数转换电路的设计

设计了用于CMOS图像传感器列级信号处理系统的10位模数转换器.该模数转换电路采用两级转换的方式,转换速度较单斜ADC提高了近8倍.设计了电阻阵列式多路斜坡发生器、级联结构比较器、数字纠错和消失调等电路,该ADC在不增加工艺成本的条件下满足了10位精度的要求.电路采用Chartered 0.35μm工艺制造.测试结果表明,该模数转换器的INL±0.5 LSB,DNL±0.5 LSB,信噪比为58.364 7 dB.     

一种新的模2~n+1加法算法及其电路实现

为了提高制约余数系统运算速度的模2n+1加法器的性能,提出一种新的基于自然二进制数系统的模2n+1加法方法,采用简化的进位保留技术、并行超前思想以及条件和选择方法设计实现了快速模2n+1加法器。与传统的基于减一数系统的模2n+1加法器相比,该电路结构可以节省自然二进制数系统和减一数系统转换电路的开销。用SMIC0.13μm工艺实现的32位模2n+1加法器,其节省的面积开销可达传统电路的32.2%,节省的功耗开销可达12.6%,同时速度可以提升39.4%。     

一种高速ADC静态参数的内建自测试结构

针对混合信号电路的测试问题,提出了一种内建自测试(BIST)结构,分析并给出了如何利用该结构来计算片上高速模数转换器(ADC)的静态参数.该方法利用三角波信号作为测试激励,采用码密度直方图分析方法快速计算ADC的各静态参数.根据改进测试算法所构造的BIST结构实现了芯片内只有ADC电路的可测性设计,而不需要用到片内集成DSP.内嵌的信号发生器能自动生成高频连续三角波测试信号,适合高速ADC的测试.该BIST结构硬件开销小,易于片上集成,仿真试验表明了该结构的有效性.     

WCDMA系统上行扰码算法的优化及其实现

针对WCDMA系统上行扰码中信号处理能力弱的问题,提出一种将1位串行输出电路转化为8位并行输出电路的算法,并与1位串行输出、2位并行输出和4位并行输出在资源面积、处理速度等方面进行比较,数据比较表明8位并行输出电路可以显著提高系统的信号处理能力.通过与文献(王文焕.用FPGA实现WCDMA下行扰码[J].现代电子技术.2002(2):62-63)在硬件及软件仿真两个方面的对比发现,该文算法的处理速度提高到原来的8倍.使用FPGA板实现该算法的硬件电路,且对此电路进行测试,结果表明该电路可以实现预期功能.     

一种基于改进RAS架构的SOC测试方法

为了同时解决目前SOC测试工作中面临的测试数据量、测试功耗、测试时间三方面的难题,提出一种基于random access scan架构的SOC测试方法.该方法通过改进扫描单元的结构,减少了硬件开销,同时利用列地址信号来控制测试过程,减少测试数据量和测试时间.在ISCAS'89基准电路上进行的实验表明,该方法与传统的串行扫描技术相比,平均数据压缩率可以达到55%,测试速度提升2倍以上,同时,其测试的平均功耗几乎可以忽略不计.