利用ADC测量皮秒量级时钟抖动大小及分布

研究了时钟抖动与正弦信号的采样序列之间的关系,并在正弦信号参数估计法的基础上,提出一种利用ADC采样测量皮秒量级的时钟抖动大小和分布的新方法．同时,还从理论上分析了参数估计误差和信号幅度噪声对测量时钟抖动的影响,并进行了仿真验证．结果表明,采用参数估计测量法测量时钟抖动,不但能够准确地测出抖动的大小,而且能够测出抖动的分布．     

宽带ADC低抖动时钟驱动电路的分析与设计

提出采用小信号模型对时钟驱动电路中由热噪声引起的时钟抖动进行分析,并提出采用多级准无穷负载差分放大器结构以有效地实现低抖动.通过Cadence Spectre RF的瞬态噪声仿真,可以得到时钟抖动值,在输入频率变化时将仿真结果与手工推导的结果相比较,推导的公式能较好地预测时钟驱动电路的时钟抖动.设计的时钟驱动电路达到了输入频率100 MHz、幅度为480 mV下时钟抖动仅为193 fs,可以应用于高性能模数转换器.     

用Matlab分析高速数据传输中的时钟抖动

提出了一种分析高速数据传输中时钟抖动的解决方案——Matlab方法．分析了高速数据通讯中时钟抖动产生的原因及对通信系统的影响，介绍了用TDS7000系列数字荧光示波器和Matlab捕获信号数据并随后对不归零制(NRZ)时钟信号进行简单抖动分析的方法，完成了高速数据通信中的时钟信号的采集以及时钟抖动的鉴定和分析．试验验证，本方法大大提高了抖动鉴定工作的精度和效率．     

时钟抖动对ADC变换性能影响的仿真与研究

从理论上分析了时钟抖动(clock jitter)对模数变换器(analog-to-digital converter，ADC)的信噪比和无伪波动态范围(spurious free dynamic range，SFDR)等指标的影响．使用Labview在计算机上建立ADC仿真系统，并用Analog Devices公司的AD6644设计了两套电路，对采样时钟抖动不同的AD6644的变换性能进行实际测量，分析了实测结果，还进行了对比仿真实验，并和理论分析互相验证．结果显示时钟抖动严重影响ADC的SNR，采样频率越高，影响越大，但会改善SFDR．理论分析、仿真和实际测量的结果为高速、高精度ADC电路的设计和芯片选型提供了很好的参考．     

基于DSP时钟抖动测量系统的研究与实现

介绍了一种基于DSP技术高精度抖动测量系统的实现方法,以DSP系统作为抖动测量系统的信号处理和控制的核心,该系统利用多相位数据转换跟踪环的方法可以对抖动进行高精度测量。系统设计方法是基于一种系统级电路,通过DSP算法模型和抖动误差的推导完成对系统的定制。利用Matlab可以进行仿真和验证。在采样周期相同的情况下,此种方法的测试精度相对于传统的模拟测量方法和单相位测量方法的测试精度提高很多(均方根误差最大时,只是传统方法的方根误差的1/6)。而且测量精度非常稳定,操作也很简单。     

应用于连续时间∑Δ调制器的时钟抖动建模方法

提出了一种能够快速而精确地模拟时钟抖动的建模方法,可应用于连续时间Sigma-Delta调制器(continuous-time sigma-delta-modulator,CT-SDM)等系统的仿真与验证。相较于传统的基于离散时间的建模方法,所提出的一种基于连续时间的模型,可以灵活地应用于各种连续时间电路中,且可在保证精度的情况下,快速完成仿真。给出了关于时钟抖动的理论分析和该模型的数学理论推导,并通过搭建一个完整的连续时间Sigma-Delta调制器,验证了所提时钟抖动方法的正确性与可行性,仿真时间在数十秒内。     

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号（3.125 GHz）传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟 (12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。     

统计预测法与同步数字系列基群时钟同步恢复

同步数字系列 ( SDH)指针调整给支路时钟带来了幅度很大的低频抖动 ,一般的时钟同步恢复方法 (如简单的模拟或数字锁相环 )已无法将其滤除 ,为恢复 SDH中基群时钟同步 ,提出了一种新的全数字化方法——统计预测法。该方法通过对一个统计周期内欲平滑时钟与参考时钟的差异的统计 ,在下一个周期内预测出支路时钟。从该方法的原理、抖动性能的分析以及给出的计算仿真结果和实验测试结果可知 ,该方法可以有效地平滑由于指针调整和码速调整产生的很大的相位跃变 ,恢复的时钟抖动很小 ,有很好的抖动转移特性和很大的捕捉范围 ,且不需要锁相环 ,系统便于集成 ,有利于设备的小型化。     

基于HDMI视频信号接收的电荷泵PLL设计

介绍了一种实现HDMI中数字视频信号接收的方法,设计并实现了一种新的用于HDMI中像素数据和时钟信号恢复的电荷泵锁相环;通过V-I电路的改进降低了压控震荡器的增益,改善了控制电压的波动对压控震荡器频率的影响,从而减小时钟抖动;采用频率检测电路对输入时钟信号频率进行自动检测分段,可实现大的频率捕获范围,从而实现了对高达UXGA格式的数字视频信号接收;采用Hspice-RF工具对压控震荡器的抖动和相位噪声性能进行仿真,SMIC0.18μsCMOS混合信号工艺进行了流片验证,测试结果表明输入最大1.65Gbit/s像素数据信号条件下PLL输出的时钟信号抖动小于200ps.     

用于高速模数转换器的电荷泵型低抖动时钟管理电路

针对高速模数转换器(ADC)对时钟信号的占空比以及低抖动的要求,提出了一种电荷泵型的时钟管理电路,利用电荷泵构成两个闭环回路,分别实现占空比稳定和可调双相不交叠时钟产生功能。电荷泵对时钟相位的积分功能可实现宽范围的时钟占空比调节,并能明显抑制电源噪声对时钟下降沿抖动的影响。该时钟管理电路采用0.18μm标准CMOS工艺设计。版图寄生参数提取后的仿真结果表明:该时钟管理电路可在40～200 MHz频率范围内,将20%～80%的输入占空比稳定地调整到45%～55%的范围内;在200 mV电源干扰的条件下,输出时钟抖动可降低到传统RC型占空比稳定电路的1/10之下。将该时钟电路应用于一款双通道、200MSPS、14位的流水线ADC中,测试结果表明ADC的信号噪声失真比达到了73.01 dB。     

On-Chip Multi-Giga Bit Cycle-to-Cycle Jitter Measurement Circuit

This paper presents an on-chip measurement circuit to measure multi-giga bit cycle-to-cycle jitter based on the vernier oscillator (VO), which is inherited from the famous vernier delay line. The calibration method is also given. The circuit adopts a differential digital controlled delay element, which makes the circuit flexible in adjusting the measurement resolution, and a highly sensitive phase capturer, which makes the circuit able to measure jitters in pico-second range. The parallel structure makes it possible to measure consecutive cycle-to-cycle jitters. The performance of the circuit was verified via simulation with SMIC 0.18 μm process. During simulation under the clock with the period of 750 ps, the error between the measured RMS jitter and the theoretical RMS jitter was just 2.79 ps. Monte Carlo analysis was also conducted. With more advanced technology, the circuit can work better. This new structure can be implemented in chips as a built-in self-test IP core for testing jitter of PLL or other clocks.     

可用于快速稳定PLL的低时钟抖动VCO设计

设计了一种基于电流控制逻辑（CSL）架构的650MHz环型压控振荡器(VCO),对传统的共源共栅结构偏置电路作了进一步的改善,加了一个电压增益较大的放大器构成有源负反馈以提高抗电源噪声的能力.同时也提出了一种阻尼因子控制电路结构,使该VCO可用于快速稳定的锁相环(PLL).该VCO采用和舰0.18μm双阱CMOS工艺仿真,在频率为20MHz、峰—峰值为200mV的高频电源噪声下,其峰-峰抖动和RMS抖动分别为22.649ps和7.793ps。该VCO输出频率为650MHz,占空比约为52%,增益(Kvco)为925.88MHz/V,线性度良好,在1.8V的直流电源下功耗约为0.7mw。     

机械开关抖动次数的测定

在各种实际电路中，机械开关的抖动常常会引起误触发，而导致了电路的错误动作。本文给出了电路，用来具体测定机械开关的抖动次数。     

On-Chip Built-in Jitter Measurement Circuit for PLL Based on Duty-Cycle Modulation Vernier Delay Line

Phase-locked loops (PLLs) are essential wherever a local event is synchronized with a periodic external event. They are utilized as on-chip clock frequency generators to synthesize a low skew and higher internal frequency clock from an external lower frequency signal and its characterization and measurement have recently been calling for more and more attention. In this paper, a built-in on-chip circuit for measuring jitter of PLL based on a duty cycle modulation vernier delay line is proposed and demonstrated. The circuit employs two delay lines to measure the timing difference and transform the difference signal into digital words. The vernier lines are composed of delay cells whose duty cycle can be adjusted by a feedback voltage. It enables the circuit to have a self calibration capability which eliminates the mismatch problem caused by the process variation.     

Testing Jitter on PLL Clocks Based on Analysis of Instantaneous Phase

A novel method based on the analysis of instantaneous phase is proposed to extract the jitter on phase-locked loops output clock. The method utilizes the Hilbert transform to extend the real signal of PLLs output into an analytic signal, and the implementation of Hilbert transform is based on the Fourier transform windowed with Hamming window. Then, the jitter of clock is extracted from the instantaneous phase of analytic signal. The experimental results of simulations validate that the proposed method can effectively extract the jitter on PLL clock, and it has better performance by comparing the sinusoidal jitter extraction results with the other methods.     

高速数据采集系统中的孔径抖动

研究高速数据采集系统中的孔径抖动对系统信噪比的影响．通过对高速ADC采样保持电路的结构与时域响应的描述，对孔径抖动的成因以及孔径抖动误差与输入信号频率的关系进行了分析，并在此基础上对孔径抖动对数据采集系统信噪比的影响进行了分析与计算仿真．结果表明，孔径抖动引起的孔径误差随着高速数据采集系统输入信号频率的升高而增大，由此将引起系统信噪比曲下降．因此在系统设计中，ADC的孔径抖动及其它可能引入孔径抖动的因素都应给予充分考虑．     

一种快速锁定低抖动的时钟数据恢复电路

设计了一款应用于光通信28Gb/s非归零码高速串行接收机的快速锁定、低抖动时钟数据恢复电路。为了解决时钟抖动性能和锁定时间难以兼顾的问题,在比例-积分通路分离的电路结构中,提出了锁定检测判别技术,实现了比例通路增益的可调节,使得环路能够在低抖动的情况下快速锁定。通过Cadence Spectre进行仿真,当环路中使用锁定检测判别技术时,锁定时间为400ns,抖动峰峰值为2.5ps。相较于未使用该技术的环路,锁定时间缩短了33%,抖动降低了40%。     

一种改进的双控制通路锁相环

提出一种改进的双控制通路锁相环结构。改进锁相环的两个控制通路有不同的压控振荡器增益。其中, 粗调节通路的压控振荡器增益较大, 用来调节锁相环的输 出频率范围; 细调节通路的压控振荡器增益较小, 用来决定环路带宽, 同时优化锁相环的抖动特性。电路芯片采用SMIC 0. 18 μm CMOS Logic 工艺加工。后仿真结果表明该锁相环的输出频率范围为600 MHz到1. 6GHz, 并有良好的抖动特性。     

基于Dual-Dirac模型的眼图抖动分析方法

针对高速串行信号中存在的抖动问题,对现有的眼图抖动分析方法进行了改进.基于双狄拉克(Dual-Dirac)模型,提出了一种针对眼图直方图的抖动分析方法.该方法可在眼图基准点所在区域确定合理范围做直方图,通过对直方图的分析,成功分离确定性抖动及随机性抖动.通过实验验证了该方法的可行性.     

SDH专用集成电路MXLO21E1-3及其应用

发展同步数字系列 ( SDH)技术必须依赖专用集成电路。 MXL O2 1E1- 3是清华大学电子工程系自主研制和开发的大规模数字 SDH专用集成电路系列中的一片 ,它能同时完成 2 1个基群 E1到虚容器 VC4的映射及去映射 ,可由单片机进行配置与监控 ,全部电路都实现数字化 ,外围电路简单 ,应用方便。芯片中的关键技术是基群 E1解同步器的设计 ,MXL O2 1E1- 3采用了全数字化的统计预测法。介绍了该方法的原理并从理论上分析了它在抑制 E1输出抖动和漂移方面的性能。芯片的实际测量结果表明芯片的各项功能及性能指标都达到或超过设计目标。