一种工作在亚阈值区的低功耗基准电压电路

提出了一种新型的低电压、低功耗、工作在亚阈值区的基准电压源.该电路用标准的0.18μmCMOS工艺设计,工作电压1V,总电流4μA,电路的温度系数为83×10-6K-1.     

亚阈值32位数据通路设计

亚阈值数字电路技术是特殊的超低功耗技术,适用于对低功耗要求苛刻,但速度要求不高的应用领域。该文提出了亚阈值数字标准单元设计方法,从尺寸、驱动、结构几方面设计了亚阈值数字标准单元库。一个采用亚阈值单元库设计的32位数据通路结果表明:与采用传统库相比,数据通路的噪声容限提高了8%,工作频率提高了42%,能耗降低了27%,能量延迟积降低了49%,漏电流降低了64%。     

适用于低功耗SRAM的高速电流模式灵敏放大器

提出一种新型电流模式SRAM灵敏放大器结构。该灵敏放大器采用两级结构, 通过增加一级基于锁存器结构的高速放大电路, 能够快速感应位线的电流变化并放大为全摆幅信号, 不仅能加快求值速度, 而且电流传送器还起到隔离直流通路、减少电路直通功耗的作用。 基于1.0 V/65 nm工艺的HSPICE仿真结果显示, 与WTA灵敏放大器相比, 该灵敏放大器速度提高17%, 功耗减少86%。     

一种低电压、低功耗CMOS基准电压源的设计

本文设计了一种低电压、低功耗、高电源抑制比CMOS基准电压源。该电路基于工作在亚阈值区的MOS管,利用PTAT电流源与微功耗运算放大器构成负反馈系统以提高电源电压抑制比。SPICE仿真显示,在1V的电源电压下,输出基准电压为609mV,温度系数为72ppm/℃,静态工作电流仅为1.23μA。在1-5V的电源电压变化范围内,电压灵敏度为130μV/V,低频电源电压抑制比为74dB。该电路为全CMOS电路,不需要用到寄生PNP三极管,具有良好的CMOS工艺兼容性。     

一款新型超低功耗可控增益放大器的研究与设计

设计了一种新型超低功耗可控增益放大器,对其构成及工作原理进行分析。考虑到不同于常用的可控增益放大器,设计需要满足系统在恶劣环境下稳定运行;且系统超低功耗的要求。因此对可控增益放大器采用了休眠-唤醒机制、高线性度电阻衰减电路以及亚阈值电路设计方法;并通过搭建仿真平台对设计的可行性进行验证。仿真结果表明,接收器可在温度-40℃—125℃,电源电压2.3 V—5 V的环境下可靠工作,且在该工作范围内超低功率运行。     

一种极低功耗运算放大器的设计与仿真

为了满足低电压低功耗的应用需求,本文利用MOSFET在亚阈区的超低功耗特性,实现了一种带共模反馈的亚阈运算放大器.该亚阈运算放大器结构简单,采用TSMC 0.18μm工艺实现,且工作于1.2 V电源电压下.通过Synopsys Hspice仿真,结果表明,该电路在输出负载为0.5pF时直流增益为70.97 dB、单位增益带宽6.346 MHz、相位裕度85.76°、正负压摆率分别为3.58V/μs和-3.58 V/μs,功耗仅为4.80μW.     

基于动态亚阈值的延迟型PUF电路设计

物理不可克隆函数(Physical Unclonable Function, PUF)电路能有效抵御侵入式物理攻击,但随着芯片集成度以及物联网技术的不断提高,模型攻击、有限能耗预算等不仅严重威胁PUF电路的安全性,而且限制PUF电路的能效。通过对PUF电路以及亚阈值逻辑的研究,提出了一种基于动态亚阈值的延迟型PUF电路设计方案。该方案首先利用亚阈值压控电路构成输出函数非线性部分;然后利用电荷分享效应改变输出电压初始值,形成随激励信号变化的非线性输出函数;最后通过动态亚阈值判决器输出PUF响应。电路采用TSMC 65nm CMOS工艺设计,并通过HSPICE验证,能耗为0.238 pJ/bit,与同类电路相比能耗降低了20.67%,并具有良好的抗模型攻击特性。     

一种基于位线电荷循环的低功耗SRAM阵列设计

为了降低静态随机存储器(SRAM)的动态功耗,提出一种基于位线电荷循环的读写辅助电路的SRAM阵列.与传统设计性比,辅助电路中转和保存了在读写操作中本该被直接泄放掉的位线电荷,并重新用于下一个周期的位线充电.提出的SRAM存储器采用标准14 nm FinFET spice模型搭建,电源供电电压为0.8 V.仿真结果表明...     

完全基于绝热电路的静态随机存储器(SRAM)设计

为了降低静态随机存储器(SRAM)的功耗,提出了一种完全采用绝热电路实现的W A SRAM(W ho le A d iabaticSRAM),W A SRAM的译码部分、存储单元、读出放大等全部采用绝热电路结构。针对W A SRAM建立了功耗分析模型。基于0.18μm 1.8 V CM O S工艺,在不同频率下针对不同存储规模的SRAM进行了功耗仿真、分析和比较。实验结果证明,W A SRAM的低功耗效果十分明显,与传统CM O S电路实现的SRAM相比,在250 MH z频率下,W A SRAM功耗降低了80%以上。     

一种改进的SRAM故障内建自检测算法

面向March C+算法故障覆盖率的问题,本文提出一种改进的March CS算法来完成存储器SRAM的内建自测试.通过增加原算法元素的读写操作来敏化存储单元的故障,检测原算法不能敏化的静态故障和动态故障,从而提高故障覆盖率.最后,通过对1 024*32位静态随机存储器进行故障仿真验证,以及FPGA对SRAM芯片的应用性测试,March CS算法检测静态故障和动态故障的覆盖率分别达到91.67%和76.93%.     

一种使用浮动电源线嵌入式超低功耗SRAM的设计

为了解决存储单元的亚阈值泄漏电流问题,分析了在深亚微米下静态随机存储器(SRAM)6-T存储单元静态功耗产生的原因,提出了一种可以有效减小SRAM静态功耗浮动电源线的结构,并分析在此结构下最小与最优的单元数据保持电压;最后设计出SRAM的一款适用于此结构的高速低功耗灵敏放大器电路.仿真测试表明,使用浮动结构的SRAM的静态功耗较正常结构SRAM的静态功耗大大减小.     

SRAM的一种可测性设计

用ETCO算法对SRAM进行了内建自测试设计．首先说明了设计的原理，进而对电路中所用的各个单元电路进行了设计，主要包括地址计数器、数据计数器和BIST控制器等．设计出的电路可针对具体的故障模型设置相应的测试长度，从而获得预期的故障覆盖率．测试时不需存储正确响应，并可通过一个响应标志位表示检测的结果．可测性部分对电路硬件的开销较小，所设计的电路在工作站上已成功通过仿真，此电路可广泛应用于嵌入式SRAM，以降低电路的测试难度．     

可用于SRAM PUF的密钥提取方案

为了利用PUF获得芯片唯一、随机的密钥,详细分析可用于SRAM PUF的密钥提取方案,包括采用级联纠错码的硬判决和软判决译码方案。利用芯片上的实际SRAM PUF响应和软件仿真,验证两种方案的效果。结果表明,对于SRAM PUF,软判决方案更加可靠和高效。     

工作在亚阈区之纯MOS管电压基准的设计

采用工作在亚阈值区的NMOS和源极耦合对的组合设计一种无三极管、无大电阻、无运放的,工作在亚阈区的纯MOS电压基准源.利用CSMC(华润上华)0.5μm BiCMOS工艺,采用Cadence spice软件仿真.测试结果显示,输出基准电压为1.520V,电路功耗仅200nA,在温度范围(-20℃～100℃)内的温度系数为31.30ppm/℃.     

一种应用于低功耗SRAM的新型预充电策略

针对传统预充电技术在SRAM每次读操作前都要进行预充电的方式,提出了一种新型的SRAM间歇式预充电技术,即只在位线电压较低时才充电的策略.该技术在面积不变的前提下降低了SRAM的读功耗,并且成功应用于8 KB 4路组相连cache中.为了精确验证该技术,将cache中的tag部分21×128 bit SRAM阵列及外围电路,分别采用传统预充电技术和该预充电技术进行单独仿真.Hspice的仿真结果表明,在SMIC0.18μm工艺下,工作频率为250 MHz,电源电压为1.8 V时,该技术在连续读操作过程中可以在保证读出结果正确的前提下,比传统方式节省大约24.4%的读功耗.     

QDRⅡSRAM控制器研究及其应用

Xilinx FPGA内嵌的QDRII SRAM控制器实现了高速QDR协议,完成对QDRII SRAM的精确校正和高速数据的读写[1]。基于内嵌QDRII SRAM控制器读/写状态机和物理接口设计的复杂性,本文详细论述了其实现的具体细节,包括burst2和burst4读写状态机的设计,物理接口读写通路的设计以及延迟校准的设计等。而且为了验证在系统环境下QDRII SRAM控制器的读写功能,本文设计了RapidIO到QDRII SRAM控制器的burst4接口,实现了带RapidIO接口的DSP、PowerPC等各类主机对于高速burst4 QDRII SRAM的读写访问。     

适用于位交叉布局的低电压SRAM单元

提出一种9管单端SRAM单元结构, 该种SRAM单元采用读写分离方式, 具有较高的保持稳定性和读稳定性。 该单元采用新的写操作方式, 使由其组成的存储阵列中, 处于“假读”状态的单元仍具有较高的稳定性, 因此在布局时能够采用位交叉布局, 进而采用简单的错误纠正码(ECC)方式解决由软失效引起的多比特错误问题。仿真结果显示, 当电源电压为300 mV时, 该种结构的静态噪声容限为100 mV, 处于“假读”状态的单元静态噪声容限为70 mV。