超高速低功耗4:1复接器设计、封装及测试

采用CSM 0.35 μm CMOS 工艺,设计了低功耗2.5～3.125 Gbit/s 4∶1复接器.该芯片既可以应用于光纤通信系统SDH STM-16(2.5 Gbit/s)速率级别的光发射机,又可以应用于万兆以太网IEEE 802.3ae 10GBASE-X(3.125 Gbit/s)速率级别的通道接口发送器.系统采用树型结构,核心电路由锁存器、选择器、分频器组成,并采用了CMOS逻辑实现.最高工作速率可达3.5 Gbit/s.芯片供电电压3.3 V,核心功耗为25 mW.该芯片采用SOP-16封装.芯片封装后焊接在高速PCB板上进行测试,封装后芯片最高工作速率为2.3 Gbit/s.     

数字通信四次群分接器的研制

文章介绍了符合ITU-TG.755建议的四次群分接器设计方案及其工程实现。分接器采用并行处理方式 ,高速ECL器件与EPLD器件结合 ,将四次群信号(139.264Mb/s)分路成三路三次群信号(44.734Mb/s)。实际使用表明 ,该分接器工作可靠 ,经济成本低。     

数字通信四次群分接器的研制

文章介绍了符合ITU－TG.755建议的四次群分接器设计方案及其工程实现。分接器采用并行处理方式，高速ECL器件与EPLD器件结合，将四次群信号（139.264Mb/s)分路成三路三次群信号（44.734Mb/s)。实际使用表明，该分接器工作可靠，经济成本低。     

24 Gbit/s 0.2μm PHEMT复接器

本文利用Philips公司OMMIC 0．2μm GaAs PHEMT工艺,设计出24Gbit／s的复接器．应用源极耦合FET逻辑(SCFL),使逻辑电路能够在24Gbit／s速率上正常工作．时钟采用二倍频方案,解决了多级复接中的高速时钟问题．改进异或门拓扑结构实现的二倍频器,结构简单、实用,降低了电路复杂度．利用源极耦合电容的微分作用,加速晶体管开、关转换,提高了选择器工作速度．芯片通过功能测试验证,数据速率可达到24Gbit／s．     

一种1.8 V 10/100 Mb/s以太网物理层发送电路

根据IEEE 802.3协议的指标要求,设计了一种采用0.18μm 1.8 V CMOS工艺的10/100 Mb/s以太网物理层发送电路.电路的实质是一个分辨率为5 bit,采样速率为125 MHz,上升下降时间为4 ns的电流驱动型数模转换器.芯片面积0.865 mm2,100 Mb/s时功耗为83.37 mW,10 Mb/s时功耗为109.6 mW.     

1.5 V 0.35μm CMOS 3.2 Gb/s 1:4分接器设计

采用CSM 0.35μm CMOS工艺,设计了低电压高速1∶4分接器.分接器采用半时钟树型结构,由1个高速1∶2分接器和2个低速1∶2分接器级联而成.整个电路实现的基本单元为共栅动态负载锁存器.电路最高可工作在3.2 Gb/s,电源电压为1.5 V,整体电路功耗约为120 mW,芯片面积为0.675 mm×0.675 mm.     

Si基单片集成850nm光接收芯片研究

设计并制备了一种Si基单片集成850nm光接收芯片,包括"P+/N-EPI/BN+"结构的光电探测器(PD)、跨阻前置放大电路及其后续处理电路。分析了PD的结构,并对其光谱响应及频率响应进行模拟,在2.0V偏压下,PD在850nm的响应度为0.131A/W,截止频率为400 MHz。采用0.5μm BCD(bipolar、CMOS和DMOS)工艺流片,光接收芯片面积约为900μm×1 100μm。测试结果表明,PD暗电流为pA量级,响应度为0.12A/W。光接收芯片在155 Mb/s速率及误码率(BER)小于10-9情况下,灵敏度为-12.0dBm;在622 Mb/s速率及BER小于10-9情况下,灵敏度为-10.0dBm,并能得到清晰的眼图。将该光接收芯片封装后接入光接收模块,进行点对点光互联实验,获得很好的光信号通路。     

CMOS光接收机限幅放大器电路设计

文章利用CMOS工艺,设计一种用于SDH STM-4速率级(622 Mbit/s)光纤用户网的光接收机限幅放大器。此电路通过直接耦合技术来提高增益、降低功耗;通过多级级联来提高增益,并通过采用有源电感负载来增加带宽,稳定电路直流工作点;并采用商用Smart Spice电路仿真软件和CSMC-HJ 0.6μm工艺参数对该电路进行仿真;结果表明,该电路在从4～500 mV,即42 dB的动态输入范围内,50Ω负载上双端输出电压摆幅稳定在680 mV。     

低功耗0.18μm 10Gbit/s CMOS 1∶4分接器设计

为了实现光纤通信系统中高速分接器低功耗的需求,采用0.18μm CMOS工艺实现了一个全CMOS逻辑10 Gbit/s 1∶4分接器.整个系统采用半速率树型结构,由1∶2分接单元、2分频器单元以及缓冲构成,其中锁存器单元均采用动态CMOS逻辑电路,缓冲由传输门和反相器实现.在高速电路设计中采用CMOS逻辑电路,不但可以减小功耗和芯片面积,其输出的轨到轨电平还能够提供大的噪声裕度,并在系统集成时实现与后续电路的无缝对接.测试结果表明,在1.8 V工作电压下,芯片在输入数据速率为10 Gbit/s时工作性能良好,芯片面积为0.475 mm×0.475 mm,核心功耗仅为25 mW.     

8Mb/s数字接口电路的研制

本文叙述两种8Mb/s传输速串的HDB_3数字接口电路的设计和硬件实现.这两种接口可分别用于彩色数字会议电视系统和数字微波信道设备、光纤设备或复接设备.     

CMOS光接收机主放大器设计

本文利用CMOS工艺设计一种用于SDH STM-4速率级（622Mbit／s）光纤用户网的光接收机放大电路。此电路由输入缓冲、输出缓冲、主放大单霉、偏置补偿电路四部分组成，通过直接耦合技术来提高增益，降低功耗，利用有源电感负载来提高系统带宽。采用商用SmartSpice电路仿真软件和CSMC-HJ 0．6μm工艺参数对该电路进行仿真。结果表明，该电路在5V工作电压下中频增益为81dB，3dB带宽为470MHz。     

滤波多音调制系统容量及滤波器设计

给出了滤波多音调制系统容量的理论分析,证明滤波多音调制系统的系统容量取决于其原型滤波器的特性.提出了基于滤波多音调制系统原型滤波器的设计准则.仿真实验表明滤波多音调制系统的容量在802.11a的环境下,未编码时系统可达到10Mb/s的速率.     

大气激光通信系统中基于RiBM算法的RS译码器的设计与实现

根据某大气激光通信系统的需求,提出了一种基于RiBM算法的RS(31,19)译码器,最终完成该译码器的设计与实现;译码器采用流水线结构,关键方程求解采用RiBM算法,译码速率能达到155Mb/s;测试结果表明译码系统性能优良,能满足系统译码的要求。     

34.368Mb/s数字电视编码设备的研制

本文讨论了34Mb/s数字电视编码压缩方案。文中提出了利用交叉亚取样、对角滤波、二维差分编码、运动检测及帧内和帧间内插等措施,将216Mb/s速率的彩色电视信号压缩到34Mb/s。     

长线422高速传输中的收发模块设计

为了实现长线422的串行高速传输,设计了以FPGA为控制芯片,DS26C31和DS26C32为差分线路驱动器的长线422收发模块电路;并给出了FPGA内部通过严格控制时钟实现高速串行发送、串行接收单元的逻辑设计。经测试,该设计能实现45 m双绞长线,速率达10.3 Mb/s的稳定可靠传输。     

一种用于多通道10 Gbit以太网接口的CMOS 3.125 Gb/s接收器

介绍了一种单片集成的3．125 Gb／s接收器的设计,它适用于IEEE 802．3ae四通道10Gb／s以太网接口．电路采用了多相时钟结构和并行采样技术以降低电路速度要求．电荷泵采用了常跨导偏置技术以降低环路对工艺、电源电压和温度变化的敏感度．时钟数据恢复电路采用1／5速率时钟降低振荡器的设计难度,时钟恢复的同时完成1：5解串功能,降低了电路功耗．电路采用0．18μm CMOS工艺设计和仿真,总体功耗为95mW,625MHz恢复时钟的输出抖动小于75ps,电路在3．125 Gb／s的数据率和各种工艺角下工作正确．     

基于归并算法的高速LDPC流水线译码器设计与实现

LDPC码是一种纠错能力极强的编码,已广泛用于新一代数字电视,深空探测,卫星通讯等多种领域,基于不同要求出现了许多不同的编码标准,所以定制化的LDPC码译码算法的硬件实现已成为当今的研究热点之一。为满足卫星通信中高速数据传输的需求,使用LDPC码Normalized最小和译码硬件实现算法以及归并算法原理,并结合FPGA适合并行计算的特点,提出一种基于流水线的部分并行LDPC译码的FPGA设计,通过仿真和实验,最终完成满足卫星高速通信需求的LDPC译码器设计。最终使用Altera公司FPGA上完成译码器设计,整个系统在时钟频率为150 MHz的条件下,数据处理速率达到1.5Gb/s以上,数据吞吐率达到750 Mb/s纠错性能优异,完全满足卫星高速数据处理要求。     

协议分析仪2Mb/s高速信令处理模块

为了满足2 Mb/s高速信令的测试要求，开发了2 Mb/s高速信令协议分析仪信令处理模块。信令处理模块分为硬件系统和软件系统两部分。介绍了开发2 Mb/s高速信令协议分析仪的意义，使用2 Mb/s高速信令链路的优势，信令处理模块的设计原理和功能。介绍嵌入式处理器和实时操作系统的相关内容。     

一种基于BCD工艺的850 nm光接收芯片的研制

采用0.5 μm BCD工艺研制了一种850 nm光接收芯片,包括光电探测器、跨阻前置放大器及后续处理电路.通过器件模拟设计并分析了基于BCD工艺的光电探测器的结构及其特性;设计光接收芯片的增益约为43.23 kΩ,上限截止频率为700 MHz.测试结果表明,探测器暗电流为pA量级,响应度为0.08 A/W.光接收芯片功耗约为100 mW,电噪声为4 nW;在输入313 Mbit/s非归零伪随机二进制序列调制的信号及无误码的情况下,灵敏度为-13.0 dB·m;该光接收芯片速率可达622 Mbit/s.     

独立前向滑块式超高速Viterbi译码器结构设计

超宽带(UWB)通信系统需要高达480Mb/s的Viterbi译码器,而传统并行Viterbi译码器结构难以在现场可编程门阵列(field-programmable gate array,FPGA)上实现该速率。该文提出了独立前向滑块式并行Viterbi译码结构,解决了传统并行Viterbi译码器硬件实现存在的布线拥塞、逻辑资源消耗过大等技术难题,有效提高了系统最大工作时钟频率;同时,给出一种精简加比选单元(ACSU),通过减少加比选迭代运算阶数,降低了关键路径延时,进一步提高了系统最大工作时钟频率。完成4路并行Viterbi译码器的硬件设计,并在Xilinx Virtex-4FPGA上进行了验证,其最高译码速率达720Mb/s。