E1标准通信系统中的一种数字同步方案

阐述了如何用VHDL语言,用现场可编程门阵列FLEX10K系列来实现E1标准通信系统的同步.文章分几个模块来阐述如何实现位同步和帧同步,最后分别通过模拟仿真和实验验证对此位同步器的性能给出了结论.     

多通道数据同步采集系统的设计

提出了一种基于FPGA的数据采集系统设计方案.该方案以FPGA为核心,通过SOPC技术将NIOS软核处理器,采集控制逻辑等功能模块集成在FPGA上,然后结合简单的外围电路构建了多通道数据同步采集系统.测试结果表明:该平台功耗低、性能稳定、扩展性强.     

基于FPGA的曼彻斯特码数据解码系统设计

针对传统数控测井地面采集系统采用专用芯片实现曼彻斯特码数据解码的不足,提出了采用EP1C3TC144现场可编程门阵列实现曼彻斯特码数据解码的设计方法。该方法设计的PCM3508曼彻斯特码数据解码系统具有硬件电路简单,执行速度快、可维护性好,易于扩展等优点。     

正交频分复用基带系统仿真及FPGA实现

基于IEEE802.15.3a提案及ECMA-368标准建立多频带正交频分复用超宽带基带系统,主要包括信道编解码、交织和解交织、数字调制与解调、OFDM信号的组帧与解帧、跳频和解跳频. 针对该系统提出了一种采用数字基带跳频和解跳频的多频带实现方案,并对系统的同步问题进行了相关研究. 在Matlab仿真平台上搭建系统并验证系统可行性,在此基础上使用FPGA硬件实现该系统并进行性能测试. 仿真结果表明,建立的多频带OFDM超宽带基带系统硬件平台能够很好地完成数据的发送与接收,并具有良好的传输性能,为系统中其它关键技术的研究提供了硬件实验平台.      

被动雷达导引头中信号处理器的设计

采用DSP（数字信号处理器）＋FPGA（现场可编程逻辑门阵列）＋FLASH组成被动雷达导引头中的信号处理系统，该系统能有效地提高导引头的目标跟踪精度．由于采用了DSP，很好地实现了实时性；又由于采用了FPGA，使得系统集成度高、可靠性好、易于修改、使用灵活，因此具有较强的实用价值和参考价值。     

基于FPGA的数字式GPS接收机载波环设计与实现

同步系统工作的好坏,在很大程度上决定了通信系统的质量。GPS接收机将天线接收到的卫星信号经射频前端处理后变成了数字中频信号,接收机对GPS卫星的信号处理过程,可依次分为捕获、跟踪、位同步和帧同步4个阶段。针对GPS信号的BPSK调制和强度微弱等特点,模拟GPS接收机基带数字信号处理过程,首先介绍了科斯塔斯(Costas)接收机的工作原理,分析研究了基于现场可编程门阵列(field-programmable gate array,FPGA)的软件无线电载波同步技术的实现方法,并采用Costas环实现了载波同步,性能测试验证了设计的正确性和可行性。     

被动雷达测向系统信号处理器的设计

介绍了被动雷达探测系统测向方法,提出了被动测向系统信号处理器的设计方法.采用DSP(数字信号处理器) FPGA(现场可编程门阵列)结构,使得系统的处理速度大大提高,而且集成度高、可靠性好、使用灵活,具有很强的应用价值和参考价值.     

多光口SDH网元中DCC通道速率适配电路的设计与实现

采用现场可编程门阵列(FPGA)，设计了一种用于SDH传输系统中数据通信通道(DCC)数据帧汇聚与速率适配的电路，可以将具有不同时钟的12个独立DCC通道中的HDLC数据帧进行提取、缓存并复接成一个时分复用的高速数据链路，交给Motorola MPC860中的多通道通信控制器进行处理，整个设计采用一片XILINX的xc2s200pq208完成，使用约17万等效门，在HDLC最大帧长为1kB的情况下，允许的多通道通信控制器与DCC通道时钟之间的时钟偏差大于1．4％，并给出了测试波形。     

基于DSP和FPGA的实时视频处理平台的设计与实现

基于高速数字信号处理器（DSP）和大规模现场可编程门阵列（FPGA）,成功地研制了小型化、低功耗的实时视频采集、处理和显示平台.其中的DSP负责图像处理,其外围的全部数字逻辑功能都集成在一片FPGA内,包括高速视频流FIFO、同步时序产生与控制、接口逻辑转换和对视频编/解码器进行设置的I2C控制核等.通过增大FIFO位宽、提高传输带宽,降低了占用EMIF总线的时间;利用数字延迟锁相环逻辑,提高了显示接口时序控制精度.系统软件由驱动层、管理层和应用层组成,使得硬件管理与算法程序设计彼此分离,并能协同工作.系统中的图像缓冲区采用了三帧的配置方案,使得该平台最终具有对PAL/NTSC两种制式的全分辨率彩色复合视频信号进行实时采集、显示和处理的能力.     

利用快速以太网中IPG进行数据传输的实现

现今快速以太网技术得到了广泛的应用,利用以太网进行功能的开发和扩展也得到了日益广泛的重视．该文介绍了利用快速以太网中的帧间间隙(IPG—Inter Packet Gap)实现点对点数据传输的原理;然后提出了基于FPGA的系统硬件实现方案,并给出了基于该方案的性能分析、具体实现方案及时序仿真结果;最后介绍了利用该方法传输点对点网管信息的应用实例．     

高速802.16d OFDM基带系统研究与FPGA设计

通过研究OFDM（orthogonal frequency division multiplexing）系统的定时同步算法和信道估计算法,综合考虑算法性能和算法的计算量,提出适合FPGA实现的定时同步和信道估计算法,实现了基于IEEE802.16d协议的OFDM基带系统的FPGA设计。基于ISE和Modelsim软件,对所设计的系统进行综合和仿真,在XILINX公司的XC2VP30芯片上实现了接收机和发射机。发射机和接收机的各级间全部采用流水线结构,综合和仿真结果表明所设计系统节省了硬件资源,提高了数据传输速率。     

高速数字图像采集显示系统的设计与研究

为满足实时显示高速数字图像的需求,分析了Camera Link接口技术和VGA(Video Graphics Array)接口协议的标准.根据VGA接口具有多种显示模式,设计了以FPGA(Field Programmable Gate Array)为核心处理器的数字图像采集显示方案.FPGA通过Camera Link接...     

直扩系统中匹配滤波器的FPGA实现及优化设计

数字匹配滤波器也称作数字相关器,文章介绍了数字匹配滤波器在FPGA上的实现方式,对于卫星通信等领域中要求的匹配长度较长而导致的器件消耗增大,讨论了资源优化的途径,并对比2种优化方式,给出了经改进后的逻辑复用的FIR结构;综合结果表明,该结构能有效地节省器件的消耗。     

IEEE 802.11p物理层OFDM调制器的设计

IEEE 802.11p是关于车载自组织网络的协议,其物理层是IEEE 802.11a标准的扩展。整个OFDM(orthog-onal frequency division multiplexing)发送端的设计是基于FPGA技术,使用Verilog HDL硬件描述语言来编写底层代码。给出了基于IEEE 802.11p标准的OFDM调制系统的设计与仿真验证。仿真结果证明,该设计在精度和资源方面都能达到期望的结果,并且设计简单、高效,完全能够达到802.11p的OFDM系统设计要求。     

超短波跳频电台同步系统的FPGA实现

采用FPGA实现了超短波跳频电台同步系统中的相关检测及位同步系统.与传统方式相比,提高了系统的检测速度和可靠性,有效地减小了虚检和误检率,比特同步精度小于 F/16,实现了同步系统的跟踪调整.系统设计是在电子设计自动化软件平台上使用VHDL语言进行硬件描述实现的,使得硬件升级实现软件化.     

一种CCD图像相关处理系统的FPGA+DSP实现

在卫星观测系统中,CCD相机对高精度图像实时跟踪时,为得到高信噪比高分辨率的图像,必须对图像进行实时相关处理.而现有软件实现速度不高,不能实现其实时性.本文在分析图像相关处理快速算法的基础上,使用Altera的Quartus Ⅱ软件,完成了其中的核心模块--FFT算法的硬件实现,提高了处理速度;并运用DSP处理器,设计了一个基于FPGA的实时数字图像处理系统.文中给出了系统的硬件电路和软件算法模块.仿真和调试结果表明:用FPGA与高速数字信号处理算法的结合,可以满足系统对图像进行实时处理的要求.     

基于FPGA+DSP的CCD实时图像采集处理系统

应用DSP处理器,设计了一个基于FPGA的实时图像处理系统,通过对此系统的分析表明,用FPGA与高速数字信号处理算法的结合,可以实现系统对图像进行实时处理的要求.     

数字视频图像传输中基于FPGA的图像去噪方法

在靶场测试实验中,为了节约经费和节省时间,需要将大量的视频图像进行高速传输与存储,以方便事后处理.研究了数字视频图像传输中一种基于FPGA(Field Programmable Gate Array)的数字图像去噪方法,设计了基于FPGA的图像滤波器,并利用Matlab进行仿真实验.得出基于均值操作的自适应中值滤波方法...     

准循环LDPC码低存储量译码器设计与实现

研究了准循环低密度奇偶校验 (quasicyclic low density parity check, QCLDPC) 码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9 216、码率为1/2的准循环LDPC码译码器。FPGA（field programmable gate array）实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。