CMMB系统中RS编码器的设计与实现

CMMB系统采用多媒体广播传输技术标准STiMi,RS编码是CMMB系统的两级信道编码体系之一.本文用现场可编程逻辑阵列(FPGA)实现CMMB系统RS编码,并对设计的实现方法进行仿真及验证,给出时序仿真波形图.     

CMMB系统中RS编码器的实现

RS码是目前最有效、应用最为广泛的差错控制编码方式之一.CMMB系统中采用RS码作为信道编码的外码,既可以纠正数据信号传输中的随机错误,又可以纠正由于噪声等造成的突发错误.本文在分析CMMB系统中RS码编码原理的基础上,设计了一种基于FPGA的RS编码器,并重点分析了其中能够实现高速运算,且结构简单的的乘法器.     

一种适用于DVB系统的低复杂度Reed-Solomon解码器

提出了一种适用于DVB(Digital Video Broadcasting)系统的低复杂度Reed-Solomon解码器结构.在解码器的设计中充分利用了DVB系统提供的高倍率时钟,提高了核心算法模块的计算速度,优化了解码器的流水线结构,有效减小了芯片面积.解码器用SMIC 0.25μm工艺综合后规模为31 000门.     

利用可编程器件设计DVB-C系统中的RS编码器

通过对RS码的原理和算法进行研究和比较,我们认为使用Berlekamp算法在利用FPGA设计RS编码器时占用的硬件资源较少.本文的重点部分说明应用Berlekamp算法设计编码器的方法和过程.     

基于有限状态联合信源信道算术码的图像编解码算法

针对噪声信道的图像传输问题,提出了一个基于有限状态联合信源信道算术码的图像编码算法和对应的联合迭代解码算法.该编码算法可根据信源和信道自适应选择近似概率模型、整数编码区间上限值、跟随比特上限值、禁用符号概率大小以及禁用符号位置.该联合迭代解码算法的外解码器使用算术解码器,检测内码产生的估计序列错误和向内解码器反馈错误位置的信息;内解码器负责对信道输出序列进行估计.实验表明,提出的编解码具有很好的传输性能和较低的复杂度.     

基于FPGA的IMA-ADPCM 编/解码器的设计与实现

 详细研究分析了IMA-ADPCM算法原理及其实现过程,利用FPGA资源消耗低、灵活性强、速度快、性价比突出等优势,使用VerilogHDL硬件描述语言设计并实现了IMA-ADPCM编/解码器.该编/解码器通过了Modelsim仿真测试和Cyclone Ⅲ、Startix Ⅲ、Spartan 6以及Virtex 5等不同系列芯片的下载验证,确保编/解码器的正确性和稳定性.整个设计充分利用了FPGA芯片的资源、硬件结构简单、可靠性高,具有良好的应用前景.     

一种CAVLC解码器的研究与实现

熵解码算法性能好坏是H.264视频解码器性能高低的关键因素之一.基于上下文的自适应可变长编码CAVLC是H.264中采用的两种熵编码方案之一,通过对其解码过程的分析,用Verilog HDL实现了CAVLC解码器的硬件设计,用简单的加法操作代替耗时的查表操作,加快了解码速度,并实现仿真验证及综合,可达到1080p(@30Hz)视频的实时解码要求.     

闪存控制器中BCH解码器的VLSI设计

为满足闪存控制器中BCH解码器对速度和面积的要求,设计了一种高速小面积BCH(8528,8192,24)解码器,其关键方程电路采用简化的RiBM算法,利用二进制BCH码的特性简化关键方程电路结构和迭代轮数.使用关键方程电路的可折叠特性和逻辑资源复用,对解码器架构进行了面积优化,结果显示:与传统iBM算法相比,电路的关键路径延时减小了约50%,与RiBM算法相比,关键方程迭代轮数减少了1/2,电路资源减少了约1/3;该系统架构能够在保证吞吐率的前提下减小约70%电路面积.     

基于M算法的1000 BASE-T千兆以太网收发器联合解码均衡器实现研究

提出了一类适用于IEEE 802.3ab标准1000 BASE-T千兆以太网收发器的预滤波M算法联合解码均衡器.通过研究保留路径数、期望信道响应拖尾长度以及回溯深度等参数对M算法解码器的性能与硬件复杂度的影响,确定了优化参数和结构.0.18μm标准单元CMOS工艺下的综合和后仿真证明其性能与硬件复杂度均优于常用的预滤波并行判决反馈解码器(Parallel Deci-sion Feedback Decoder,PDFD).研究表明,预滤波M算法解码器适合在多种情况下取代预滤波PDFD,用于1000 BASE-T千兆以太网收发器联合解码均衡器,其中4tap PF-MA4解码器的性能优于14tap PDFD,而面积仅为其39%.